{"id":23511,"date":"2026-09-04T09:00:33","date_gmt":"2026-09-04T09:00:33","guid":{"rendered":"https:\/\/lead-pcb.com\/?p=23511"},"modified":"2026-09-07T09:21:24","modified_gmt":"2026-09-07T09:21:24","slug":"hdi-pcb","status":"publish","type":"post","link":"https:\/\/lead-pcb.com\/de\/blog\/hdi-pcb","title":{"rendered":"HDI-Leiterplatte: Stackups, Microvia-Designregeln und was die Mehrkosten tats\u00e4chlich bringen"},"content":{"rendered":"<p class=\"wp-block-paragraph\">Wenn ein BGA mit 0,4 mm Ball-Pitch auf Ihrem Board-Layout landet, st\u00f6\u00dft das Standard-PCB-Routing an eine physische Wand<sup><\/sup>. Dogbone-Fanouts mit herk\u00f6mmlichen mechanisch gebohrten Vias von 0,2 mm (8 mil) k\u00f6nnen physisch nicht zwischen den Balls routen, ohne Abstandsregeln zu verletzen oder Referenzebenen zu durchtrennen<sup><\/sup>. Bei dieser exakten Geometrie wird die herk\u00f6mmliche Durchkontaktierungs-Leiterplattenfertigung nicht mehr praktikabel<sup><\/sup>.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Sie werden in die High-Density-Interconnect-Technologie (HDI) gedr\u00e4ngt<sup><\/sup>. Dennoch behandeln die meisten Ressourcen HDI lediglich als \u201ckleinere Leiterbahnen und Pads\u201d und verschleiern dabei die kritischen technischen Realit\u00e4ten: HDI ist ein vollst\u00e4ndig anderer sequenzieller Fertigungsprozess, und Ihre Schichtarchitektur bestimmt Ihre Kosten und Ihren Liefertermin weit mehr als Ihre Schichtanzahl<sup><\/sup>.<\/p>\n\n\n\n<div class=\"wp-block-group\"><div class=\"wp-block-group__inner-container is-layout-constrained wp-block-group-is-layout-constrained\">\n<p class=\"wp-block-paragraph\"><strong>Wichtigste Erkenntnisse:<\/strong><\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Prozess vor Dichte:<\/strong> Eine HDI-Leiterplatte ist nicht nur \u201cein dichteres Board\u201d \u2013 sie ist ein eigenst\u00e4ndiger Fertigungsprozess, der auf sequenzieller Lamination und lasergedrillten Mikrovias basiert.<\/li>\n\n\n\n<li><strong>Der eigentliche Kostentreiber:<\/strong> Die Boardkosten werden in erster Linie durch die <em>Anzahl der sequenziellen Laminationszyklen<\/em>, bestimmt, nicht durch die Gesamtzahl der Schichten.<\/li>\n\n\n\n<li><strong>Der Ausl\u00f6ser f\u00fcr die Auswahl:<\/strong> Unterhalb eines BGA-Pitch von etwa 0,4 mm versagt das Standard-Dogbone-Fanout physisch, wodurch Via-in-Pad-Mikrovias erforderlich werden.<\/li>\n\n\n\n<li><strong>Faustregel f\u00fcr das Stackup:<\/strong> W\u00e4hlen Sie einen 1+N+1-Aufbau, es sei denn, hohe Pin-Anzahlen erzwingen 2+N+2 oder h\u00f6her, da jede zus\u00e4tzliche Aufbauschicht sowohl die Kosten als auch die Durchlaufzeit erh\u00f6ht.<\/li>\n<\/ul>\n<\/div><\/div>\n\n\n\n<h2 class=\"wp-block-heading\">Was ist eine HDI-Leiterplatte?<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Branchendiskussionen definieren HDI oft \u00fcber die Bauteildichte oder nominale Leiterbahnbreiten, aber Hersteller definieren HDI \u00fcber den <strong>Prozess<\/strong><sup><\/sup>. Eine Leiterplatte wird zur HDI-Platine, wenn sie sequenzielle Aufbau-Lamination, lasergedrillte Blind- oder Buried-Mikrovias und spezialisierte Metallisierungsprozesse erfordert \u2013 anstelle des standardm\u00e4\u00dfigen einstufigen Durchkontaktierungsbohrens<sup><\/sup>.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"312\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/through-hole-multilayer-1n1-hdi-pcb-build-up.webp\" alt=\"Durchgangsloch-Mehrlagen-1+n+1-HDI-PCB-Aufbau\" class=\"wp-image-23513\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/through-hole-multilayer-1n1-hdi-pcb-build-up.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/through-hole-multilayer-1n1-hdi-pcb-build-up-300x94.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/through-hole-multilayer-1n1-hdi-pcb-build-up-768x240.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/through-hole-multilayer-1n1-hdi-pcb-build-up-18x6.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\">Der Normenrahmen<\/h3>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>IPC-2226 (Bereichsdesign-Norm f\u00fcr HDI-Leiterplatten):<\/strong> Legt die grundlegenden Definitionen f\u00fcr HDI-Architekturen fest und unterteilt Designs basierend auf Interconnect-Komplexit\u00e4t, Dielektrikumsstrukturen und Durchkontaktierungsintegration in Typ I bis Typ VI.<\/li>\n\n\n\n<li><strong>IPC-T-50 (Begriffe und Definitionen):<\/strong> Klassifiziert ein <strong>Mikrovia<\/strong> als ein Blind-Via mit einem Lochdurchmesser von 150 \u00b5m (ca. 6 mil) oder weniger, das auf oder innerhalb einer definierten Ziel-Pad-Schicht endet.<\/li>\n\n\n\n<li><strong>IPC-6016:<\/strong> Spezifiziert die Qualifikations- und Leistungsanforderungen f\u00fcr High-Density-Interconnect-Schichten und -Platinen.<\/li>\n\n\n\n<li><strong>IPC-6012 und IPC-4101:<\/strong> Regeln die starren Leistungsspezifikationen und die Materialeigenschaften des Basislaminats (thermische Ausdehnung, Glas\u00fcbergangstemperatur und Zersetzungskennwerte).<\/li>\n<\/ul>\n\n\n\n<h3 class=\"wp-block-heading\">Laser-Mikrovias vs. mechanisch gebohrte Vias<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Mechanische Bohrer erreichen unterhalb von 0,15 mm (6 mil) ihre physikalischen Grenzen: Bohrer brechen h\u00e4ufig, es kommt zu Verlaufen aufgrund der Glasgewebe-Ablenkung, und die Aspektverh\u00e4ltnisse \u00fcberschreiten schnell zuverl\u00e4ssige Beschichtungsschwellen.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Laser-Mikrovias hingegen werden durch optische Ablation geformt, um Ziel-Pads auf benachbarten Schichten zu treffen<sup><\/sup>. Da das Laserbohren das Dielektrikum bis zum Kupfer-Zielpad entfernt, ohne tiefer in den Kern einzudringen, werden Routing-Kan\u00e4le auf jeder darunterliegenden Schicht freigegeben<sup><\/sup>. Folglich, <strong>wird Via-in-Pad Plated Over (VIPPO)<\/strong> vom teuren Design-Luxus zur Standard-Montageanforderung, wodurch Signal-Stubs eliminiert und Boardfl\u00e4che unter feinpitchigen Bauteilen eingespart wird<sup><\/sup>.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"600\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/07\/8-layer-161-hdi-circuit-board.webp\" alt=\"8-lagige 1+6+1 HDI-Leiterplatte\" class=\"wp-image-8711\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/07\/8-layer-161-hdi-circuit-board.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/07\/8-layer-161-hdi-circuit-board-300x180.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/07\/8-layer-161-hdi-circuit-board-768x461.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/07\/8-layer-161-hdi-circuit-board-18x12.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h2 class=\"wp-block-heading\">HDI vs. Standard-Leiterplatte: Wann sich die Mehrkosten tats\u00e4chlich auszahlen<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">HDI zahlt sich aus, wenn Routing-Escape oder Pin-Dichte \u2013 nicht allein die Schichtanzahl \u2013 die bindende Einschr\u00e4nkung darstellen<sup><\/sup>. Wenn eine Standard-Durchkontaktierungsplatine mit 0,15 mm (6 mil) Leiterbahnbreite\/-abstand Ihre Netzlisterstellung durch einfaches Hinzuf\u00fcgen von zwei inneren Signalebenen bew\u00e4ltigen kann, ist die konventionelle Fertigung fast immer g\u00fcnstiger und schneller<sup><\/sup>.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"312\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-cost-index-comparison-by-build-up-tier.webp\" alt=\"HDI-Leiterplatten-Kostenindexvergleich nach Aufbaustufe\" class=\"wp-image-23514\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-cost-index-comparison-by-build-up-tier.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-cost-index-comparison-by-build-up-tier-300x94.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-cost-index-comparison-by-build-up-tier-768x240.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-cost-index-comparison-by-build-up-tier-18x6.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\">Die wirtschaftliche Entscheidungsmatrix<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">HDI liefert nur dann eine Netto-Kostenreduzierung, wenn die Technologiedichte systembezogene Kosten ausgleicht:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Reduzierung der Schichtanzahl:<\/strong> Der Ersatz einer komplexen 16-lagigen Durchkontaktierungsplatine durch ein 10-lagiges 1+N+1-HDI-Stackup kann eine Netto-Kostenparit\u00e4t erzielen und bietet gleichzeitig \u00fcberlegene Signalintegrit\u00e4t.<\/li>\n\n\n\n<li><strong>Geh\u00e4use-Miniaturisierung:<\/strong> Der Wechsel zu HDI verkleinert die Boardfl\u00e4che oft um 30% bis 50%, was kleinere Geh\u00e4use erm\u00f6glicht oder internen Platz f\u00fcr gr\u00f6\u00dfere Batterien freigibt.<\/li>\n\n\n\n<li><strong>Board-Konsolidierung:<\/strong> Hohe Verdrahtungsdichte erm\u00f6glicht es, mehrteilige Baugruppen (wie eine Tr\u00e4gerplatine plus ein Rechenmodul) auf einem einzigen starren Substrat zusammenzufassen.<\/li>\n<\/ul>\n\n\n\n<h3 class=\"wp-block-heading\">Wann HDI NICHT verwendet werden sollte<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">HDI nicht spezifizieren, wenn<sup><\/sup>:<\/p>\n\n\n\n<ol start=\"1\" class=\"wp-block-list\">\n<li>Der kleinste Bauteilabstand auf der Platine \u2265 0,65 mm betr\u00e4gt.<\/li>\n\n\n\n<li>Das Routing-Escape kann mit Standard-0,127-mm-(5-mil-)Leiterbahnen und mechanisch gebohrten 0,2-mm-Durchkontaktierungen ohne schwerwiegende Routing-Engp\u00e4sse abgeschlossen werden.<\/li>\n\n\n\n<li>Ihr Produkt extreme Kupfergewichte (\u2265 2 oz) auf \u00e4u\u00dferen Aufbauschichten erfordert, die mit Mikrovia-Laserbohren und Feinstleiter\u00e4tzen kollidieren.<\/li>\n<\/ol>\n\n\n\n<h2 class=\"wp-block-heading\">HDI-Aufbaustrukturen: 1+N+1, 2+N+2, 3+N+3 und ELIC<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Die Kernnomenklatur von HDI verwendet das Format <strong><em>i+N+i<\/em><\/strong>, wobei:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong><em>N<\/em><\/strong> den Basiskern darstellt (einen Standard-Mehrlagenkern, laminiert und ausgeh\u00e4rtet mit Durchkontaktierungen oder vergrabenen Vias).<\/li>\n\n\n\n<li><strong><em>i<\/em><\/strong> die Anzahl der sequenziellen Aufbauschichten darstellt, die nacheinander auf Ober- und Unterseite des Kerns laminiert werden.<\/li>\n<\/ul>\n\n\n\n<p class=\"wp-block-paragraph\">Jede Erh\u00f6hung von <em>i<\/em> f\u00fcgt einen zus\u00e4tzlichen Laminierzyklus in einer Vakuumpresse hinzu, der mechanische Bohrzyklen, Laserbohrprozesse, Oberfl\u00e4chenvorbereitung und Galvanisierung erfordert. Laminierzyklen \u2013 nicht die Gesamtzahl der Lagen \u2013 treiben Kosten, Ausbeuteverlust und Produktionsvorlaufzeiten.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"390\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/1n1-vs-2n2-vs-elic-cross-section.webp\" alt=\"1+n+1 vs. 2+n+2 vs. ELIC-Querschnitt\" class=\"wp-image-23515\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/1n1-vs-2n2-vs-elic-cross-section.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/1n1-vs-2n2-vs-elic-cross-section-300x117.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/1n1-vs-2n2-vs-elic-cross-section-768x300.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/1n1-vs-2n2-vs-elic-cross-section-18x7.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\">Die Architekturstufen<\/h3>\n\n\n\n<h4 class=\"wp-block-heading\">1+N+1-Architektur<\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Der Basis-Einstiegspunkt f\u00fcr HDI. Ein ausgeh\u00e4rteter Kern (N Lagen) wird auf beiden Seiten von einer \u00e4u\u00dferen Dielektrikums- und Folienlage begrenzt. Mikrovias verlaufen von Lage 1 zu Lage 2 und von Lage n zu Lage n-1. Der Kern kann mechanisch gebohrte vergrabene Vias enthalten, die Lage 2 mit Lage n-1 verbinden. Dies erfordert <strong>einen sequenziellen Laminierzyklus<\/strong> \u00fcber die Kernpresse hinaus.<\/p>\n\n\n\n<h4 class=\"wp-block-heading\">2+N+2- und 3+N+3-Architekturen<\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Wird verwendet, wenn BGAs mit hoher Pinzahl mehrere Escape-Reihen erfordern<sup><\/sup>. Erfordert <strong>zwei oder drei separate sequenzielle Aufbauschritte<\/strong><sup><\/sup>. Mikrovias k\u00f6nnen sein:<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Versetzt:<\/strong> Strukturell robust, wobei das Mikrovia auf L1\u2013L2 nicht vertikal mit dem Via auf L2\u2013L3 ausgerichtet ist.<\/li>\n\n\n\n<li><strong>Gestapelt:<\/strong> Vias werden direkt \u00fcbereinander platziert. Gestapelte Vias <strong>erfordern eine massive Kupfer-Galvanof\u00fcllung<\/strong> des darunterliegenden Mikrovias, um Harzeinschl\u00fcsse und Verbindungsversagen zu verhindern, was zus\u00e4tzliche Fertigungsschritte und Kosten verursacht.<\/li>\n<\/ul>\n\n\n\n<h4 class=\"wp-block-heading\">Jede Schicht Verbindung (ELIC)<\/h4>\n\n\n\n<p class=\"wp-block-paragraph\">Bei ELIC gibt es keinen konventionellen dicken Kern. Jede Dielektrikumsschicht wird mit Mikrovias gebohrt und mit massivem galvanischem Kupfer gef\u00fcllt, sodass Leiterbahnen und Vias frei auf jeder Ebene im gesamten Aufbau platziert werden k\u00f6nnen<sup><\/sup>. ELIC ist der Standard in High-End-Smartphones und Hochleistungs-Rechenbeschleunigern, erfordert jedoch strenge Design-Disziplin und liefert niedrigere anf\u00e4ngliche Fertigungsausbeuten.<sup><\/sup>.<\/p>\n\n\n\n<pre class=\"wp-block-code\"><code>First-Pass-DFM-Ausbeute nach Architektur (%)\n<\/code><\/pre>\n\n\n\n<h2 class=\"wp-block-heading\">Mikrovia-Designregeln, die die DFM-Pr\u00fcfung \u00fcberstehen<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Die meisten CAM-Holds und Platinen-Neuauflagen in HDI-Projekten resultieren aus Mikrovia-Geometrieproblemen und nicht aus Leiterbahnbreitenverletzungen.<sup><\/sup>.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Seitenverh\u00e4ltnis (Tiefe-zu-Durchmesser)<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Die prim\u00e4re Einschr\u00e4nkung der Laser-Mikrovia-Fertigung ist das Seitenverh\u00e4ltnis:<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Seitenverh\u00e4ltnis = Dielektrikumsdicke (H) \/ Bohrdurchmesser (D)<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Gem\u00e4\u00df IPC-6016 und Standard-F\u00e4higkeitstabellen betr\u00e4gt das maximal zuverl\u00e4ssige Seitenverh\u00e4ltnis f\u00fcr ein Laser-Mikrovia <strong><em>0.75:1<\/em><\/strong>, mit einem optimalen Produktionsziel von <strong><em>0.60:1<\/em> bis <em>0.70:1<\/em><\/strong>. Wenn Ihre Dielektrikumsdicke 75 \u03bcm betr\u00e4gt, darf der Laserbohrdurchmesser nicht kleiner als 100 \u03bcm sein (<em>0.75:1<\/em> Verh\u00e4ltnis). Das \u00dcberschreiten dieses Limits verursacht Fl\u00fcssigkeitsstagnation in den Galvanikchemikalien, was zu d\u00fcnnem, unzuverl\u00e4ssigem Fasskupfer und Hohlr\u00e4umen w\u00e4hrend der elektrolytischen F\u00fcllung f\u00fchrt.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"426\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-microvia-aspect-ratio-and-pad-geometry.webp\" alt=\"HDI-Leiterplatten-Mikrovia-Aspektverh\u00e4ltnis und Pad-Geometrie\" class=\"wp-image-23516\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-microvia-aspect-ratio-and-pad-geometry.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-microvia-aspect-ratio-and-pad-geometry-300x128.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-microvia-aspect-ratio-and-pad-geometry-768x327.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/hdi-pcb-microvia-aspect-ratio-and-pad-geometry-18x8.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\">Laserbohrphysik: CO<sub>2<\/sub> vs. UV<\/h3>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>CO<sub>2<\/sub> -Laser (Infrarot, \uff5e 9,4 \u2013 10,6 \u03bcm):<\/strong> Hocheffizient beim Abtragen organischer Dielektrika und Harzmatrizen, reflektieren jedoch nat\u00fcrlicherweise Kupfer. Erfordert ein ge\u00e4tztes Kupferfenster (Konformmaske) oder speziell oberfl\u00e4chenbehandelte Kupferfolien. Lochgr\u00f6\u00dfen sind allgemein auf \u2265 75 \u03bcm begrenzt.<\/li>\n\n\n\n<li><strong>UV-Laser (355 nm):<\/strong> Schneidet sowohl Kupferfolie als auch Dielektrikum durch photochemische Ablation. Liefert sauberere Lochwandprofile bis zu 50 \u03bcm, weist jedoch langsamere Zykluszeiten auf.<\/li>\n<\/ul>\n\n\n\n<h3 class=\"wp-block-heading\">Capture-Pads und Annular Rings<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Laserbohrausr\u00fcstung gew\u00e4hrleistet hohe Strahlgenauigkeit, aber interne Lagenausdehnung und -schrumpfung \u00fcber Laminierungszyklen hinweg f\u00fchrt zu Registrierungstoleranz-Herausforderungen.<sup><\/sup>.<\/p>\n\n\n\n<ul class=\"wp-block-list\">\n<li>Ziel-Capture-Pad-Durchmesser: Bohrdurchmesser + 0,15 mm (6 mil) mindestens.<\/li>\n\n\n\n<li>Mindest-Annular-Ring: Einen Mindest-Annular-Ring von 0,05 mm (2 mil) auf internen Pads einhalten, um Durchbr\u00fcche bei Lagenverschiebung zu vermeiden.<\/li>\n<\/ul>\n\n\n\n<h3 class=\"wp-block-heading\">Via-F\u00fclloptionen<\/h3>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>Galvanische Kupferabscheidung (Vollf\u00fcllung):<\/strong> Zwingend erforderlich f\u00fcr gestapelte Vias und Via-in-Pad-Plated-Over-Strukturen (VIPPO). Eliminiert Lufteinschl\u00fcsse und bietet planare Oberfl\u00e4chen f\u00fcr die Bauteilmontage.<\/li>\n\n\n\n<li><strong>Leitf\u00e4hige \/ nichtleitende Pastenf\u00fcllung:<\/strong> Haupts\u00e4chlich f\u00fcr mechanisch gebohrte Buried Vias im Kern vor der Aufbau-Laminierung reserviert. Nichtleitende Paste wird gegen\u00fcber leitf\u00e4higer Paste bevorzugt, da ihr W\u00e4rmeausdehnungskoeffizient (CTE) n\u00e4her an dem umgebenden Laminatharz liegt, wodurch das Risiko von Barrel-Trennungen reduziert wird.<\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\">Feine Leiterbahnen, mSAP und der BGA-Pitch, der Sie in die Enge treibt<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Ihre Bauteilauswahl \u2013 insbesondere der minimale BGA-Ball-Pitch \u2013 bestimmt, ob Sie Standard-PCB, Basis-HDI oder fortschrittliche Semi-Additive-Verarbeitung ben\u00f6tigen<sup><\/sup>.<\/p>\n\n\n\n<pre class=\"wp-block-code\"><code>BGA-Pitch-Breakout-Faustregeln\n<\/code><\/pre>\n\n\n\n<h3 class=\"wp-block-heading\">Die Grenze des subtraktiven \u00c4tzens<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Die traditionelle PCB-Fertigung basiert auf <strong>subtraktivem chemischem \u00c4tzen<\/strong>: Ein Laminat mit durchgehender Kupferfolie wird mit \u00c4tzresist maskiert, und ungesch\u00fctztes Kupfer wird aufgel\u00f6st.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Da isotrope chemische \u00c4tzmittel Kupfer sowohl horizontal als auch vertikal aufl\u00f6sen, entwickeln Leiterbahnen eine nach innen gerichtete \u00c4tzverj\u00fcngung (trapezf\u00f6rmiges Profil). Wenn Leiterbahnbreiten unter 65 \u03bcm (2,5 mil) fallen, untergr\u00e4bt die \u00c4tzung die Leiterbahnhaltung und verursacht unzul\u00e4ssige Impedanzschwankungen.<\/p>\n\n\n\n<figure class=\"wp-block-image size-full\"><img loading=\"lazy\" decoding=\"async\" width=\"1000\" height=\"332\" src=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/subtractive-etch-vs-semi-additive-msap-profile.webp\" alt=\"Subtraktives \u00c4tzen vs. semiadditives (mSAP) Profil\" class=\"wp-image-23517\" srcset=\"https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/subtractive-etch-vs-semi-additive-msap-profile.webp 1000w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/subtractive-etch-vs-semi-additive-msap-profile-300x100.webp 300w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/subtractive-etch-vs-semi-additive-msap-profile-768x255.webp 768w, https:\/\/lead-pcb.com\/wp-content\/uploads\/2026\/09\/subtractive-etch-vs-semi-additive-msap-profile-18x6.webp 18w\" sizes=\"auto, (max-width: 1000px) 100vw, 1000px\" \/><\/figure>\n\n\n\n<h3 class=\"wp-block-heading\">Modifizierter Semi-Additiver Prozess (mSAP)<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Um die Einschr\u00e4nkungen des subtraktiven \u00c4tzens zu \u00fcberwinden, setzen Hersteller <strong>mSAP<\/strong><sup><\/sup>:<\/p>\n\n\n\n<ol start=\"1\" class=\"wp-block-list\">\n<li>Beginnen Sie mit einer ultrad\u00fcnnen Kupfer-Keimschicht (typischerweise 2 bis 3 \u00b5m) auf dem Dielektrikum-Laminat.<\/li>\n\n\n\n<li>Tragen Sie negativen Trockenfilm-Photoresist auf und belichten Sie das Routing-Muster.<\/li>\n\n\n\n<li>Galvanisieren Sie Kupfer in die Gr\u00e4ben, um Leiterbahnen mit nahezu vertikalen Seitenw\u00e4nden zu bilden.<\/li>\n\n\n\n<li>Entfernen Sie den Resist und flash-\u00e4tzen Sie die mikro-d\u00fcnne Keimschicht chemisch.<\/li>\n<\/ol>\n\n\n\n<p class=\"wp-block-paragraph\">Da das finale Flash-\u00c4tzen nur 2 \u00b5m Keimmaterial entfernt und nicht eine volle 18-\u00b5m-Folie, ist der horizontale Unter\u00e4tzung vernachl\u00e4ssigbar. Dies erm\u00f6glicht gleichm\u00e4\u00dfige Leiterbahn- und Abstandsgeometrien bis zu 30 \u03bcm (ca. 1,2 mil). Dieser Prozess bildet die Grundlage f\u00fcr <strong>Substrat-\u00e4hnliche PCBs (SLP)<\/strong>, die Standard-HDI-Leiterplatten und integrierte Schaltkreis- (IC-) Verpackungssubstrate \u00fcberbr\u00fccken.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">Materialien und sequentielle Laminierung: Was die Durchlaufzeit wirklich bestimmt<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Ingenieure f\u00fchren Prototypenverz\u00f6gerungen oft auf R\u00fcckst\u00e4nde in der Leiterplattenfertigung zur\u00fcck. In Wirklichkeit skalieren HDI-Durchlaufzeiten direkt mit den physischen Schritten der sequentiellen Laminierung<sup><\/sup>.<\/p>\n\n\n\n<pre class=\"wp-block-code\"><code>Durchlaufzeit-Multiplikator nach Laminierungszyklen\n<\/code><\/pre>\n\n\n\n<p class=\"wp-block-paragraph\">Jeder Laminierungszyklus erfordert:<\/p>\n\n\n\n<ol start=\"1\" class=\"wp-block-list\">\n<li>Innenlagen-Belichtung, \u00c4tzen und automatisierte optische Inspektion (AOI).<\/li>\n\n\n\n<li>Chemische Oberfl\u00e4chenvorbehandlung (Oxid-Alternative) zur F\u00f6rderung der Haftung.<\/li>\n\n\n\n<li>Hochtemperatur-, Hochdruck-Vakuumpressh\u00e4rtung (typischerweise 4\u20136 Stunden einschlie\u00dflich Aufheiz- und Abk\u00fchlphase).<\/li>\n\n\n\n<li>Laserbohren von Mikrovias.<\/li>\n\n\n\n<li>Desmear und chemische Reinigung zur Beseitigung von Ablationsr\u00fcckst\u00e4nden an Mikrovia-B\u00f6den.<\/li>\n\n\n\n<li>Chemische Kupferkeimbildung und galvanische Kupfer-Flash-\/F\u00fcllabscheidung.<\/li>\n\n\n\n<li>Oberfl\u00e4chenplanarisierung zur Entfernung von \u00fcberplattierten Kupferknoten vor der anschlie\u00dfenden Belichtung.<\/li>\n<\/ol>\n\n\n\n<p class=\"wp-block-paragraph\">Multiplizieren Sie diese Schleife dreimal f\u00fcr ein 2+N+2-Stapeldesign, und die Warteschlangenzeit-Kumulierung verwandelt eine Standard-5-Tage-Schnellfertigung in eine Produktionslaufzeit von 15 bis 20 Tagen<sup><\/sup>.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Material\u00fcberlegungen<\/h3>\n\n\n\n<ul class=\"wp-block-list\">\n<li><strong>D\u00fcnne Dielektrika &amp; Glasstile:<\/strong> Dielektrika in HDI-Lagen haben typischerweise eine Dicke von 40 \u03bcm bis 100 \u03bcm. Glasgewebe-Bindungsarten wie <strong>106, 1080 und 1078<\/strong> verwenden gespreizte Glasgarne, um L\u00fccken im Gewebe zu eliminieren. Dies vermeidet \u201cLaserablenkungen\u201d (bei denen ein Laserstrahl beim \u00dcbergang zwischen Harz und Glasgarnb\u00fcndeln wandert) und gew\u00e4hrleistet eine konsistente Mikrovia-Lochgeometrie.<\/li>\n\n\n\n<li><strong>Thermische Leistung:<\/strong> Da eine HDI-Leiterplatte mehrere Hochtemperatur-Laminierungszyklen und Montage-Reflow-Durchl\u00e4ufe durchl\u00e4uft, versagt Standard-FR-4 schnell. HDI erfordert Materialien mit einer <strong>hohen Glas\u00fcbergangstemperatur (T<sub>g<\/sub> \u2265 170 \u00b0C)<\/strong> und hohe Zersetzungstemperatur (T<sub>d<\/sub> \u2265 340\u2103), um Delamination zu widerstehen.<\/li>\n\n\n\n<li><strong>Niedrigprofil-Folien:<\/strong> Feinstlinien-HDI-Designs profitieren von <strong>Sehr niedrigem Profil (VLP)<\/strong> - oder <strong>Umgekehrten behandelten Folien (RTF)<\/strong>. Hochraue Standardfolien (wie Standard-HTE) ragen in d\u00fcnne Dielektrika hinein, erh\u00f6hen die Einf\u00fcgungsd\u00e4mpfung bei Multi-Gigabit-Geschwindigkeiten und erh\u00f6hen die Risiken von leitf\u00e4higen anodischen Filamenten (CAF).<\/li>\n<\/ul>\n\n\n\n<h2 class=\"wp-block-heading\">HDI-Zuverl\u00e4ssigkeit: Die Ausfallmodi, um die herum man designen sollte<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Einzelne Mikrovias zeigen eine starke Best\u00e4ndigkeit gegen thermische Dehnungsbelastung. Da ihre Tiefe gering ist (H \u2264 100 \u03bcm), ist die gesamte z-Achsen-W\u00e4rmeausdehnung im Mikrovia-Zylinder im Vergleich zu einem 1,6-mm-Durchgangsloch-Zylinder minimal.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Mehrfachlaminierung bei HDI f\u00fchrt jedoch zu unterschiedlichen Grenzfl\u00e4chen-Ausfallmodi<sup><\/sup>.<\/p>\n\n\n\n<pre class=\"wp-block-code\"><code>Prim\u00e4re Mikrovia-Grenzfl\u00e4chen-Schwachstelle\n<\/code><\/pre>\n\n\n\n<h3 class=\"wp-block-heading\">Trennung der Grenzfl\u00e4che bei gestapelten Mikrovias<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Der prim\u00e4re Mikrovia-Ausfallmodus tritt an der Verbindungsstelle auf, wo die Basis eines gestapelten Mikrovias auf das Zielland des darunterliegenden Mikrovias trifft. W\u00e4hrend bleifreiem Reflow (260\u2103) \u00fcben nicht \u00fcbereinstimmende Ausdehnungsraten zwischen dem Laminatharz und dem Kupferzylinder Scher- und Zugspannungen auf die Grenzfl\u00e4che aus. Schwache chemische Haftung, Mikrohohlr\u00e4ume oder R\u00fcckst\u00e4nde f\u00fchren dazu, dass sich das Mikrovia vom Pad l\u00f6st, was intermittierende Unterbrechungen verursacht, die bei Labortests bekannterma\u00dfen schwer zu isolieren sind.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Minderung:<\/em> Verwenden Sie <strong>versetzte Mikrovias<\/strong> anstelle von gestapelten Mikrovias, wann immer die Layoutdichte es erlaubt<sup><\/sup>. Das Versetzen verschiebt die Spannungsachsen und erm\u00f6glicht es dem umgebenden Dielektrikum, Dehnung zu absorbieren, ohne Scherlasten direkt auf eine darunterliegende Grenzfl\u00e4che zu fokussieren<sup><\/sup>.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Leitf\u00e4higes anodisches Filament (CAF)<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">In d\u00fcnnen HDI-Dielektrika (&lt;100 \u03bcm) erzeugen hohe Spannungsgradienten zwischen benachbarten Strom- und Masse-Netzen starke elektrostatische Felder. Feuchtigkeit in Kombination mit Spuren chemischer R\u00fcckst\u00e4nde erzeugt einen elektrochemischen Pfad entlang von Glasfasern, wodurch Kupferfilamente unter der Oberfl\u00e4che Br\u00fccken \u00fcber Spalte bilden und harte Kurzschl\u00fcsse ausl\u00f6sen.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Minderung:<\/em> Spezifizieren Sie CAF-best\u00e4ndige Harzformulierungen und fordern Sie minimale Bohrungs-zu-Bohrungs-Kantenabst\u00e4nde von mindestens 0,25 mm f\u00fcr innere Lagen.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Pad-Cratering<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Gro\u00dfe, steife BGA-L\u00f6tverbindungen \u00fcben thermisch-mechanische Biegebelastungen direkt auf HDI-Oberfl\u00e4chenpads aus. Da das \u00e4u\u00dfere Aufbau-Dielektrikum d\u00fcnn und oft nicht durch schweres Glasgewebe verst\u00e4rkt ist, kann mechanische Dehnung das Harz unter dem Pad scheren und das Kupferpad sauber aus dem Laminat rei\u00dfen.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\"><em>Minderung:<\/em> Verwenden Sie NSMD-Pads (Non-Solder Mask Defined) mit ausgewogenem Filet-Routing und vermeiden Sie \u00fcberdimensionierte L\u00f6tkugeln auf ungest\u00fctzten d\u00fcnnen Aufbauschichten.<\/p>\n\n\n\n<h2 class=\"wp-block-heading\">So spezifizieren Sie ein HDI-Board f\u00fcr ein Angebot: DFM-\u00dcbergabe-Checkliste<\/h2>\n\n\n\n<p class=\"wp-block-paragraph\">Die Einreichung eines HDI-Pakets ohne vorherige Abstimmung mit dem Hersteller ist eine Hauptursache f\u00fcr Prototypenstopps und teure Neudesigns<sup><\/sup>. Beziehen Sie das CAM-Team Ihres Herstellers ein, bevor Sie das Layout abschlie\u00dfen<sup><\/sup>.<\/p>\n\n\n\n<h3 class=\"wp-block-heading\">Die DFM-Paket-Liefergegenst\u00e4nde<\/h3>\n\n\n\n<ol start=\"1\" class=\"wp-block-list\">\n<li><strong>Explizite Stackup-Zeichnung:<\/strong> Geben Sie nicht nur Nennwerte an. Dokumentieren Sie Kerndicke, Prepreg-Stile (z. B. 1080), Kupferfolien-Basisgewichte und angestrebte ausgeh\u00e4rtete Dielektrikumsh\u00f6hen.<\/li>\n\n\n\n<li><strong>Umfassende Bohrmatrix:<\/strong> Trennen Sie jede Bohrlage explizit. Stellen Sie separate Dateien f\u00fcr mechanische Durchkontaktierungen, mechanische vergrabene Kerne und einzelne Laser-Mikrovia-Spannen (z. B. L1\u2013L2, L2\u2013L3, L(n)\u2013L(n-1)) bereit.<\/li>\n\n\n\n<li><strong>Galvanik- und Via-F\u00fclltabelle:<\/strong> Geben Sie explizit an, welche Via-Spannen IPC-4761 Typ VII (VIPPO \/ massiver Kupferf\u00fcllung) im Vergleich zu Standard-Paste-F\u00fcllungen erhalten.<\/li>\n\n\n\n<li><strong>Impedanzbeschr\u00e4nkungen mit Dielektrikumszielen:<\/strong> Definieren Sie Ziellinienbreiten zusammen mit ihren festgelegten Referenzebenen und beachten Sie, dass \u00e4u\u00dfere feine Leiterbahnen Seed-\u00c4tz-Zugaben unterliegen.<\/li>\n\n\n\n<li><strong>IPC-Klassenspezifikation:<\/strong> Geben Sie an, ob die Produktqualifizierung IPC-6012\/6016 Klasse 2 (allgemein kommerziell) oder Klasse 3 (hochzuverl\u00e4ssige Luft- und Raumfahrt\/Medizin) erfordert.<\/li>\n<\/ol>\n\n\n\n<h3 class=\"wp-block-heading\">Herstellerabstimmung: 5 Fragen vor dem Routing<\/h3>\n\n\n\n<p class=\"wp-block-paragraph\">Fragen Sie Ihren Hersteller diese f\u00fcnf Fragen, bevor Sie Ihr Board routen:<\/p>\n\n\n\n<ol start=\"1\" class=\"wp-block-list\">\n<li><em>Was ist Ihr Standard-Produktionslimit f\u00fcr das Mikrovia-Seitenverh\u00e4ltnis und unterst\u00fctzen Sie Laserbohren durch mehrlagige Prepregs?<\/em><\/li>\n\n\n\n<li><em>Verlangen Sie, dass gestapelte Mikrovias bei Lagen\u00fcberg\u00e4ngen versetzt werden, oder ist massives Kupferf\u00fcllen f\u00fcr vollst\u00e4ndige vertikale Stapel zertifiziert?<\/em><\/li>\n\n\n\n<li><em>Was ist Ihre Standard-\u00c4tzkompensation f\u00fcr feine Linien unter 75 \u00b5m auf \u00e4u\u00dferen Aufbauschichten?<\/em><\/li>\n\n\n\n<li><em>Haben Sie qualifizierte hoch-Tg-, CAF-best\u00e4ndige Laminate f\u00fcr diesen vorgeschlagenen Stackup auf Lager, oder muss das Material speziell beschafft werden?<\/em><\/li>\n\n\n\n<li><em>Was sind Ihre tats\u00e4chlichen Lage-zu-Lage-Registrierungstoleranzen f\u00fcr sequenzielle Aufbau-Durchg\u00e4nge?<\/em><\/li>\n<\/ol>\n\n\n\n<p class=\"wp-block-paragraph\">Die Abstimmung Ihrer Designentscheidungen mit diesen Fertigungsbeschr\u00e4nkungen verwandelt HDI von einem riskanten, teuren Hindernis in ein zuverl\u00e4ssiges Werkzeug f\u00fcr hochdichtes elektronisches Design<sup><\/sup>.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Ein HDI-PCB ist ein technischer Kompromiss: Sie akzeptieren sequenzielle Laminierungsschritte, Mikrovia-Geometriebeschr\u00e4nkungen und h\u00f6here Verarbeitungskosten, um Komponenten mit engem Ball-Pitch zu routen, die Standard-Durchgangslochprozesse nicht bew\u00e4ltigen k\u00f6nnen<sup><\/sup>.<\/p>\n\n\n\n<p class=\"wp-block-paragraph\">Halten Sie Ihren Stackup bei 1+N+1, bis die Pin-Escape-Dichte einen Wechsel zu 2+N+2 erzwingt. Versetzen Sie Mikrovias, wo immer praktikabel, um Grenzfl\u00e4chenspannungen zu vermeiden, halten Sie Seitenverh\u00e4ltnisse unter <em>0.75:1<\/em>, und legen Sie Ihren Fab-Stackup fest, bevor Sie eine einzige Leiterbahn routen.<\/p>","protected":false},"excerpt":{"rendered":"<p>When a 0.4 mm ball-pitch BGA lands on your board layout, standard PCB routing hits a physical wall. Dogbone fanouts with conventional 0.2 mm (8 mil) mechanically drilled vias cannot physically route between the balls without violating clearance rules or severing reference planes. At that exact geometry, conventional through-hole PCB manufacturing stops being viable. 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