LVDS-Paar<\/td> H\u00e4ufig 100-\u03a9-Differenzial<\/td> Verwenden Sie die Ger\u00e4te- und Schnittstellenanforderungen; es gibt Varianten.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\nDiese Beispiele zeigen, warum ein Fertigungshinweis jede Impedanzklasse identifizieren muss. Eine einzelne Platine kann mehrere Zielwerte auf verschiedenen Lagen ben\u00f6tigen.<\/p>\n\n\n\n
So funktionieren Leiterbahnen mit kontrollierter Impedanz<\/h2>\n\n\n\n Eine PCB-Leiterbahn wird durch ihre Beziehung zu einem oder mehreren Bezugsleitern zu einer \u00dcbertragungsleitung. Das elektromagnetische Feld existiert teilweise im Dielektrikum und teilweise um das Kupfer. Die Geometrie dieses Feldes bestimmt Induktivit\u00e4t, Kapazit\u00e4t, Ausbreitungsgeschwindigkeit und Impedanz der Leitung.<\/p>\n\n\n\n
Mikrostreifenleitung<\/h3>\n\n\n\n Eine Mikrostreifenleitung ist eine Oberfl\u00e4chenleiterbahn, die \u00fcber einer Bezugsebene, normalerweise Masse, gef\u00fchrt wird. Ihr Feld verl\u00e4uft durch das PCB-Dielektrikum, den L\u00f6tstopplack und die umgebende Luft.<\/p>\n\n\n\n
Die Mikrostreifenf\u00fchrung ist zug\u00e4nglich und weist oft geringere dielektrische Verluste auf als eine \u00e4quivalente Innenf\u00fchrung, da ein Teil des Feldes in der Luft liegt. Sie ist jedoch st\u00e4rker externer Einkopplung, L\u00f6tstopplackschwankungen und Umwelteinfl\u00fcssen ausgesetzt.<\/p>\n\n\n\n
Eingebetteter Mikrostreifen<\/h3>\n\n\n\n Eine eingebettete Mikrostreifenleitung liegt nahe an einer Bezugsebene, ist aber von Dielektrikum bedeckt. Sie bietet mehr Abschirmung als eine Oberfl\u00e4chen-Mikrostreifenleitung, beh\u00e4lt aber eine Struktur mit einer dominanten Ebene bei. Ihre genaue Konstruktion sollte modelliert und nicht wie eine Oberfl\u00e4chen-Mikrostreifenleitung behandelt werden.<\/p>\n\n\n\n
Streifenleitung<\/h3>\n\n\n\n Eine Streifenleitung ist eine Innenleiterbahn zwischen zwei Bezugsebenen. Eine symmetrische Streifenleitung ist mittig zwischen den Ebenen angeordnet; eine asymmetrische Streifenleitung liegt n\u00e4her an einer der beiden Ebenen.<\/p>\n\n\n\n
Die Streifenleitung bietet eine starke Feldbegrenzung und gute Isolation, hat aber in der Regel h\u00f6here dielektrische Verluste als eine Oberfl\u00e4chen-Mikrostreifenleitung. Die beiden Abst\u00e4nde zu den Bezugsebenen m\u00fcssen im Impedanzmodell ber\u00fccksichtigt werden.<\/p>\n\n\n\n
Koplanarer Wellenleiter mit Masse<\/h3>\n\n\n\n Der koplanare Wellenleiter mit Masse verwendet geerdetes Kupfer neben der Signalleiterbahn, normalerweise mit einer Bezugsebene darunter. Er kann zus\u00e4tzliche Feldbegrenzung und bequemen Massezugang f\u00fcr HF-Schaltungen bieten. Seine Impedanz h\u00e4ngt von der Signalbreite, den seitlichen Abst\u00e4nden, der Masse-Via-Anordnung und der unteren Bezugsebene ab.<\/p>\n\n\n\n
Single-Ended- und Differenzialimpedanz<\/h3>\n\n\n\n Die Single-Ended-Impedanz ist zwischen einem Signalleiter und seiner Bezugsstruktur definiert. Die Differenzialimpedanz beschreibt die Beziehung zwischen zwei Leitern, die mit gleichen und entgegengesetzten Signalen angesteuert werden.<\/p>\n\n\n\n
Die Differenzialimpedanz ist nicht automatisch das Doppelte der Single-Ended-Impedanz. Die Kopplung zwischen den beiden Leiterbahnen ver\u00e4ndert die Impedanz im ungeraden Modus. Der Paarabstand muss daher in die Berechnung einbezogen werden. Wenn die Leiterbahnen n\u00e4her zusammengef\u00fchrt werden, erh\u00f6ht sich in der Regel die Kopplung und die Differenzialimpedanz sinkt, sofern die \u00fcbrige Geometrie unver\u00e4ndert bleibt.<\/p>\n\n\n\n
Was bestimmt die PCB-Leiterbahnimpedanz?<\/h2>\n\n\n\n Die kontrollierte Impedanz h\u00e4ngt von mehreren interagierenden Variablen ab. Die \u00c4nderung eines Parameters kann \u00c4nderungen an anderer Stelle erfordern, um den Zielwert wieder zu erreichen.<\/p>\n\n\n\nVariable<\/th> Typische Auswirkung, wenn die Variable zunimmt<\/th> Warum sie in der Produktion wichtig ist<\/th><\/tr> Leiterbahnbreite<\/td> Impedanz nimmt ab<\/td> Das \u00c4tzen ver\u00e4ndert die fertigen Ober- und Unterbreiten.<\/td><\/tr> Fertige Kupferdicke<\/td> Impedanz nimmt im Allgemeinen ab<\/td> Au\u00dfenlagen k\u00f6nnen beim Plattieren Kupfer ansetzen.<\/td><\/tr> Abstand zur Bezugsebene<\/td> Impedanz nimmt zu<\/td> Die gepresste Dielektrikumsdicke variiert mit Laminat und Harzfluss.<\/td><\/tr> Dielektrizit\u00e4tskonstante, Dk<\/td> Impedanz nimmt ab<\/td> Dk h\u00e4ngt von Material, Harzgehalt, Frequenz und Pr\u00fcfmethode ab.<\/td><\/tr> Differenzialpaar-Abstand<\/td> Die Differenzialimpedanz nimmt im Allgemeinen mit zunehmendem Abstand zu<\/td> \u00c4tzschwankungen ver\u00e4ndern sowohl Breite als auch Abstand.<\/td><\/tr> L\u00f6tstopplack \u00fcber einer Oberfl\u00e4chenleiterbahn<\/td> Impedanz nimmt in der Regel leicht ab<\/td> Lackdicke und Dk beeinflussen das lokale Feld.<\/td><\/tr> Benachbartes Kupfer<\/td> Kann die Impedanz je nach Geometrie erh\u00f6hen oder verringern<\/td> Massefl\u00e4chen, Ebenenkanten und Kupfer-Diebstahl k\u00f6nnen die Feldverteilung ver\u00e4ndern.<\/td><\/tr> Kupferrauheit<\/td> Beeinflusst Verluste und kann das effektive elektrische Verhalten verschieben<\/td> Der Effekt wird mit steigender Frequenz wichtiger.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\nLeiterbahnbreite und ge\u00e4tzte Form<\/h3>\n\n\n\n Die fertige Leiterbahn ist kein perfektes Rechteck. Chemisches \u00c4tzen erzeugt normalerweise einen trapezf\u00f6rmigen Querschnitt, und die Beschichtung der Au\u00dfenlagen ver\u00e4ndert die Kupferdicke. Ein Feldl\u00f6ser-Modell sollte die realistische fertige Geometrie oder das etablierte Prozessmodell des Herstellers verwenden.<\/p>\n\n\n\n
Dies ist ein Grund, warum eine Regel wie \u201c6 mil Leiterbahn entspricht 50 Ohm\u201d unzuverl\u00e4ssig ist. Dieselbe 6-mil-Leiterbahn kann auf einer anderen Lage, einem anderen Schichtaufbau oder in einem anderen Fabrikprozess eine sehr unterschiedliche Impedanz aufweisen.<\/p>\n\n\n\n
Dielektrikumsdicke<\/h3>\n\n\n\n Der Abstand von der Leiterbahn zur Bezugsebene ist oft eine der st\u00e4rksten Impedanzkontrollen. Ein gr\u00f6\u00dferer Abstand reduziert die Kapazit\u00e4t und erh\u00f6ht normalerweise die Impedanz. Ein kleinerer Abstand senkt normalerweise die Impedanz und erm\u00f6glicht eine schmalere Leiterbahn f\u00fcr dasselbe Ziel.<\/p>\n\n\n\n
Der relevante Wert ist die fertige oder gepresste Dielektrikumsdicke, nicht einfach die nominale Prepreg-Blattdicke vor der Laminierung.<\/p>\n\n\n\n
Dielektrizit\u00e4tskonstante und Materialauswahl<\/h3>\n\n\n\n FR-4 ist eine Materialklasse, keine einzelne elektrische Spezifikation. Verschiedene Laminate \u2013 und unterschiedliche Harz-\/Glas-Konstruktionen innerhalb einer Laminatfamilie \u2013 k\u00f6nnen unterschiedliche Dk- und Verlustfaktorwerte aufweisen. Dk kann auch mit Frequenz, Achse und Testmethode variieren.<\/p>\n\n\n\n
F\u00fcr fr\u00fche Sch\u00e4tzungen verwenden Sie einen dokumentierten Wert, der f\u00fcr das Material und die Frequenz geeignet ist. F\u00fcr die Freigabe zur Produktion verwenden Sie die Design-Dk- und Konstruktionsdaten, die mit dem Laminathersteller und dem PCB-Hersteller vereinbart wurden. Bei h\u00f6heren Datenraten oder l\u00e4ngeren Kanall\u00e4ngen k\u00f6nnen Einf\u00fcgungsverluste und Dk-Stabilit\u00e4t ein verlustarmes Laminat rechtfertigen, selbst wenn gew\u00f6hnliches FR-4 die Zielimpedanz erreichen kann.<\/p>\n\n\n\n
Geometrie der Bezugsebene<\/h3>\n\n\n\n Die Bezugsebene muss unter der kontrollierten Leiterbahn durchgehend sein. Eine Unterbrechung, ein Leerraum, eine Ebenenkante oder ein schlecht gestaltetes Antipad ver\u00e4ndert den R\u00fcckstrompfad und die lokale Impedanz. Es kann auch Schleifenfl\u00e4che, Emissionen und Kopplung erh\u00f6hen.<\/p>\n\n\n\n
L\u00f6tstopplack und Oberfl\u00e4chenfinish<\/h3>\n\n\n\n L\u00f6tstopplack f\u00fcgt Dielektrikum um Oberfl\u00e4chenleiterbahnen hinzu und senkt normalerweise die Mikrostreifen-Impedanz leicht. Ob eine Leiterbahn als beschichtet oder unbeschichtet modelliert wird, muss der Produktion entsprechen. Das Oberfl\u00e4chenfinish ver\u00e4ndert auch die Leitergeometrie, obwohl sein Impedanzeffekt normalerweise geringer ist als gro\u00dfe \u00c4nderungen bei Schichtaufbau und Breite.<\/p>\n\n\n\n
So entwerfen Sie eine PCB mit kontrollierter Impedanz<\/h2>\n\n\n\n Der sicherste Arbeitsablauf beginnt vor dem Routing. Schichtaufbau, Materialverf\u00fcgbarkeit, erreichbare Geometrie und Impedanzziele sollten gemeinsam gel\u00f6st werden.<\/p>\n\n\n\n
Schritt 1: Identifizieren Sie jede Netzklasse mit kontrollierter Impedanz<\/h3>\n\n\n\n \u00dcberpr\u00fcfen Sie Komponenten-Datenbl\u00e4tter, Schnittstellenstandards und Referenzdesigns. F\u00fcr jede kritische Klasse notieren Sie:<\/p>\n\n\n\n
\nEinzel- oder Differenzial-Zielimpedanz<\/li>\n\n\n\n Erforderliche Toleranz<\/li>\n\n\n\n Maximale Routenl\u00e4nge oder Einf\u00fcgungsverlustbudget, falls angegeben<\/li>\n\n\n\n Intra-Paar- und Inter-Paar-Skew-Grenzen<\/li>\n\n\n\n Anforderungen an die Bezugsebene<\/li>\n\n\n\n Terminierungsstrategie<\/li>\n\n\n\n Einschr\u00e4nkungen durch Steckverbinder, Kabel und Geh\u00e4use<\/li>\n<\/ul>\n\n\n\nMischen Sie nicht Impedanz, L\u00e4ngenabgleich und Abstand in eine vage \u201cHochgeschwindigkeits\u201d-Regel. Sie l\u00f6sen unterschiedliche Probleme und sollten separat dokumentiert werden.<\/p>\n\n\n\n
Schritt 2: W\u00e4hlen Sie die Lagenanzahl und Bezugsebenen<\/h3>\n\n\n\n Weisen Sie jeder kontrollierten Routing-Lage eine angrenzende, durchgehende Bezugsebene zu. Ein einfaches Vier-Lagen-Konzept k\u00f6nnte Oberfl\u00e4chensignale \u00fcber einer massiven Masseebene platzieren, aber der richtige Schichtaufbau h\u00e4ngt von Routing-Dichte, Signalintegrit\u00e4t der Stromversorgung, EMV, Plattendicke, Verlust und Fertigbarkeit ab.<\/p>\n\n\n\n
Bei Mehrlagenplatinen k\u00f6nnen interne Stripline-Lagen die Isolation verbessern. Oberfl\u00e4chen-Mikrostreifen k\u00f6nnen bevorzugt sein, wenn geringe dielektrische Verluste, einfaches Pr\u00fcfen oder weniger Lagen\u00fcberg\u00e4nge wichtiger sind. Es gibt keine universelle beste Lagenanzahl.<\/p>\n\n\n\n
Schritt 3: Best\u00e4tigen Sie den Schichtaufbau mit dem PCB-Hersteller<\/h3>\n\n\n\n Fragen Sie den Hersteller nach:<\/p>\n\n\n\n
\nVerf\u00fcgbaren Kern- und Prepreg-Konstruktionen<\/li>\n\n\n\n Fertigen Dielektrikumsdicken<\/li>\n\n\n\n Material- und Design-Dk-Annahmen<\/li>\n\n\n\n Basis- und fertigen Kupferdicken<\/li>\n\n\n\n Minimal fertigbarer Leiterbahnbreite und Paarabstand<\/li>\n\n\n\n Standard-Impedanztoleranzen<\/li>\n\n\n\n L\u00f6tstopplack-Annahmen<\/li>\n\n\n\n Coupon- und TDR-Berichtsoptionen<\/li>\n<\/ul>\n\n\n\nDieser Schritt verhindert ein h\u00e4ufiges Versagen: das Routen einer gesamten Platine um einen theoretischen Schichtaufbau, den die Fabrik nicht konsistent bauen kann.<\/p>\n\n\n\n
Schritt 4: Berechnen Sie die anf\u00e4ngliche Geometrie<\/h3>\n\n\n\n Verwenden Sie einen 2D-elektromagnetischen Feldl\u00f6ser, um die Leiterbahnbreite und, bei Differenzialpaaren, den Paarabstand zu berechnen. Das Modell sollte den tats\u00e4chlichen \u00dcbertragungsleitungstyp, den dielektrischen Schichtaufbau, die Kupferdicke, die ge\u00e4tzte Form, den L\u00f6tstopplack und, wenn relevant, nahegelegenes Kupfer enthalten.<\/p>\n\n\n\n
Einfache Impedanzgleichungen und Online-Rechner sind f\u00fcr Machbarkeitspr\u00fcfungen n\u00fctzlich. Sie k\u00f6nnen Ihnen sagen, ob ein vorgeschlagener Schichtaufbau eine unpraktisch breite oder schmale Leiterbahn erfordert. Sie sollten nicht die endg\u00fcltige Autorit\u00e4t f\u00fcr dichte oder Hochgeschwindigkeits-Produktionsdesigns sein.<\/p>\n\n\n\n
Schritt 5: Erstellen Sie separate PCB-Designregeln<\/h3>\n\n\n\n Geben Sie die genehmigte Geometrie in den ECAD-Constraint-Manager ein. Verwenden Sie separate Regeln, wo sich Lagen oder Strukturen unterscheiden. Eine 50-Ohm-Mikrostreifen- und eine 50-Ohm-Stripline-Leiterbahn verwenden normalerweise nicht dieselbe Breite.<\/p>\n\n\n\n
Kontrollieren Sie bei Differenzialklassen mindestens:<\/p>\n\n\n\n
\nLeiterbahnbreite<\/li>\n\n\n\n Paarabstand<\/li>\n\n\n\n Abstand zwischen Paaren und von Paaren zu anderen Signalen<\/li>\n\n\n\n Zul\u00e4ssige Lagen<\/li>\n\n\n\n Referenzebene<\/li>\n\n\n\n Intra-Paar-Skew<\/li>\n\n\n\n Maximale Via-Anzahl, wenn erforderlich<\/li>\n<\/ul>\n\n\n\nSchritt 6: Routing mit durchg\u00e4ngigem R\u00fcckleiterpfad<\/h3>\n\n\n\n Kontrollierte Leiterbahnen m\u00f6glichst \u00fcber derselben ununterbrochenen Referenzebene f\u00fchren. Keine Ebenensplits oder gro\u00dfen Aussparungen queren. Bei einem Signal-Via-\u00dcbergang in der N\u00e4he Ground-Return-Vias vorsehen, wenn sich die Referenzbeziehung \u00e4ndert, damit der Hochfrequenz-R\u00fcckstrom zwischen den Referenzebenen wechseln kann.<\/p>\n\n\n\n
Der High-Speed-Leitfaden von TI aus 2026 empfiehlt eine solide Ground-Referenz und erl\u00e4utert, dass das Queren eines Ebenensplits den R\u00fcckstrom auf einen l\u00e4ngeren Pfad zwingt, was Strahlung, Induktivit\u00e4t, Interferenzen und Signalverschlechterung erh\u00f6hen kann.<\/p>\n\n\n\n
Schritt 7: Jede Diskontinuit\u00e4t \u00fcberpr\u00fcfen<\/h3>\n\n\n\n Die gerade Leiterbahn ist nur ein Teil des Kanals. \u00dcberpr\u00fcfen:<\/p>\n\n\n\n
\nBGA-Escape-Verj\u00fcngungen<\/li>\n\n\n\n Vias, ungenutzte Via-Stubs und Antipads<\/li>\n\n\n\n AC-Kopplungskondensator-Pads<\/li>\n\n\n\n Steckverbinder und Launch-Bereiche<\/li>\n\n\n\n Testpads und Abzweigungen<\/li>\n\n\n\n Lagelagenwechsel<\/li>\n\n\n\n Ebenenaussparungen und Platinenr\u00e4nder<\/li>\n\n\n\n Differenzpaar-Entkopplung und Asymmetrie<\/li>\n<\/ul>\n\n\n\nBei sehr hohen Datenraten 3D-elektromagnetische Modellierung oder ein validiertes Referenzdesign f\u00fcr kritische Via- und Steckverbinder-Launches verwenden. Back-Drilling kann erforderlich sein, wenn ungenutzte plattierte Via-Stubs \u00fcberm\u00e4\u00dfige Resonanz oder Einf\u00fcged\u00e4mpfung verursachen w\u00fcrden.<\/p>\n\n\n\n
Schritt 8: Eine explizite Fertigungsspezifikation freigeben<\/h3>\n\n\n\n Erwarten Sie nicht, dass der Hersteller kontrollierte Netze aus dem Erscheinungsbild der Leiterbahnen ableitet. F\u00fcgen Sie eine klare Impedanztabelle und einen Fertigungshinweis bei.<\/p>\n\n\n\nPflichtfeld<\/th> Beispiel<\/th><\/tr> Impedanzklasse<\/td> Z1<\/td><\/tr> Signaltyp<\/td> Einzelsignal<\/td><\/tr> Zielwert und Toleranz<\/td> 50 \u03a9 \u00b110%<\/td><\/tr> Routing-Lage<\/td> L1<\/td><\/tr> Referenzlage<\/td> L2 GND<\/td><\/tr> Struktur<\/td> Beschichtete Mikrostreifenleitung<\/td><\/tr> Nominale Geometrie<\/td> Gem\u00e4\u00df freigegebenem Stackup und Impedanztabelle<\/td><\/tr> Testanforderung<\/td> TDR-Coupon; Bericht erforderlich<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\nF\u00fcr eine Differenzklasse fertige Leiterbahnbreite und Paarabstand hinzuf\u00fcgen oder das freigegebene Hersteller-Stackup referenzieren. Angeben, ob der Lieferant kontrollierte Impedanzbreiten und -abst\u00e4nde zur Prozesskompensation anpassen darf. Wenn Anpassungen erlaubt sind, Benachrichtigung verlangen, wenn eine \u00c4nderung Clearance, Breakout, Kopplung oder Timing beeinflussen k\u00f6nnte.<\/p>\n\n\n\n
Richtlinien f\u00fcr das Layout von Leiterplatten mit kontrollierter Impedanz<\/h2>\n\n\n\n Gutes Routing sch\u00fctzt das Impedanzmodell, nachdem das Stackup gel\u00f6st wurde.<\/p>\n\n\n\n
Konstante Geometrie beibehalten<\/h3>\n\n\n\n Leiterbahnbreite, Kupferumgebung und Differenzabstand konsistent halten. Kurze Verj\u00fcngungen k\u00f6nnen bei einem BGA-Escape oder Steckverbinder-Launch unvermeidbar sein, aber so kurz wie praktikabel halten und bei hohen Datenraten bewerten.<\/p>\n\n\n\n
Keine Kupferfl\u00e4chen in der N\u00e4he einer impedanzkontrollierten Leitung hinzuf\u00fcgen, es sei denn, das Solver-Modell ber\u00fccksichtigt sie. Geerdetes koplan\u00e4res Kupfer muss einen kontrollierten Spalt und ausreichende Via-Stitching aufweisen; eine floatende Kupferfl\u00e4che ist keine zuverl\u00e4ssige Referenz.<\/p>\n\n\n\n
Referenzebenen durchg\u00e4ngig halten<\/h3>\n\n\n\n Niemals ein kritisches Signal \u00fcber einen Split in seiner Referenzebene routen. Wenn eine Route die Lage wechselt, ber\u00fccksichtigen, wie ihr R\u00fcckstrom ebenfalls die Lage wechselt. Ground-Stitching-Vias gegebenenfalls nahe den Signal-Vias platzieren.<\/p>\n\n\n\n
Vias und Stubs minimieren<\/h3>\n\n\n\n Jedes Via f\u00fcgt eine dreidimensionale Impedanzdiskontinuit\u00e4t hinzu. Via-Anzahl gering halten, symmetrische Via-Strukturen f\u00fcr Differenzpaare verwenden und unn\u00f6tige Testpunkt-Stubs vermeiden. F\u00fcr Hochfrequenzkan\u00e4le Antipads optimieren und Blind-Vias, Buried-Vias, Microvias oder Back-Drilling in Betracht ziehen, wenn dies durch Simulation und Kosten gerechtfertigt ist.<\/p>\n\n\n\n
Symmetrie von Differenzpaaren bewahren<\/h3>\n\n\n\n Beide Leiter durch \u00e4hnliche Pads, Vias, Biegungen und Referenzumgebungen f\u00fchren. Das Paar gem\u00e4\u00df dem gel\u00f6sten Abstand gekoppelt halten, au\u00dfer wo das Fan-out von Komponenten eine kurze Abweichung erzwingt. Innerhalb des tats\u00e4chlichen Protokoll-Skew-Limits abgleichen, anstatt ein willk\u00fcrliches Null-Skew-Ziel anzuwenden.<\/p>\n\n\n\n
Biegungen kontrollieren, ohne sie als einziges Risiko zu behandeln<\/h3>\n\n\n\n Sanfte Biegungen, B\u00f6gen oder zwei 45-Grad-Segmente verwenden, wo praktikabel. Eine Ecke \u00e4ndert die lokale Breite und Kopplung, aber Pads, Vias, Ebenen\u00fcberg\u00e4nge und Stubs erzeugen oft gr\u00f6\u00dfere Diskontinuit\u00e4ten. Den gesamten Kanal priorisieren, anstatt sich nur auf den Eckenstil zu konzentrieren.<\/p>\n\n\n\n
St\u00f6rquellen und St\u00f6rsenken trennen<\/h3>\n\n\n\n Vergr\u00f6\u00dfern Sie den Abstand zwischen unabh\u00e4ngigen Hochgeschwindigkeitsleitungen, Taktsignalen, Schaltknoten und empfindlichen Analogsignalen. Abstandsregeln wie 3W oder 5W k\u00f6nnen n\u00fctzliche Ausgangspunkte sein, sind aber keine universellen Garantien. Die Kopplung h\u00e4ngt von Stackup, paralleler Leitungsl\u00e4nge, Flankensteilheit und Feldgeometrie ab.<\/p>\n\n\n\n
PCB-Impedanzberechnung: Was der Hersteller neu berechnet<\/h2>\n\n\n\n Die Berechnung des Designers definiert ein realisierbares Layout. Die technische Berechnung des PCB-Herstellers \u00fcbersetzt dieses Layout in einen reproduzierbaren Produktionsprozess.<\/p>\n\n\n\n
Designwerte vs. Produktionswerte<\/h3>\n\n\n\n Vor der Fertigung k\u00f6nnen CAM-Ingenieure die Impedanz anhand ihrer Materialdatenbank, Pressdickenvorhersagen, \u00c4tzkompensation, Galvanikprozess und Feldl\u00f6ser-Modell neu berechnen. Die resultierende Artwork-Breite kann geringf\u00fcgig von der nominalen Designbreite abweichen, w\u00e4hrend dieselbe Endimpedanz angestrebt wird.<\/p>\n\n\n\n
Diese Anpassung ist normal, wenn sie autorisiert ist. Der kritische Punkt ist, sich darauf zu einigen, was sich \u00e4ndern darf und welche Abmessungen f\u00fcr Routing-Freiraum, differentielle Kopplung oder Komponenten-Escape fest bleiben m\u00fcssen.<\/p>\n\n\n\n
Warum die Einbindung des Fertigers wichtig ist<\/h3>\n\n\n\n Zwei Hersteller k\u00f6nnen unterschiedliche Leiterbahnbreiten f\u00fcr dieselbe Impedanz vorschlagen, weil sie unterschiedliche Laminataufbauten und Prozesskompensationen verwenden. Die \u00dcbertragung eines Designs ohne erneute Best\u00e4tigung des Stackups kann daher die Endimpedanz verschieben, selbst wenn die Gerber-Breite unver\u00e4ndert bleibt.<\/p>\n\n\n\n
F\u00fcr die Wiederholproduktion m\u00fcssen die genehmigte Materialfamilie, Stackup-Revision, Impedanztabelle und Pr\u00fcfanforderung kontrolliert werden. Wenn ein Ersatzmaterial vorgeschlagen wird, pr\u00fcfen Sie sowohl die elektrische Leistung als auch die Fertigbarkeit vor der Freigabe.<\/p>\n\n\n\n
Toleranz der kontrollierten Impedanz<\/h2>\n\n\n\n Die Impedanztoleranz ist die zul\u00e4ssige Abweichung um den Zielwert. Eine 50-Ohm-Leiterbahn bei \u00b110% hat ein Akzeptanzband von 45 bis 55 Ohm. Ein 100-Ohm-Differenzpaar bei \u00b110% hat ein Akzeptanzband von 90 bis 110 Ohm.<\/p>\n\n\n\n
Viele kommerzielle PCB-Fertigungslose verwenden \u00b110% als praktische Spezifikation. Engere Toleranzen wie \u00b15% sind m\u00f6glicherweise machbar, k\u00f6nnen jedoch Material- und Prozessoptionen einschr\u00e4nken, technische oder Pr\u00fcfanforderungen erh\u00f6hen und die Kosten steigern. Die richtige Toleranz ergibt sich aus dem Interface-Budget und der Herstellerf\u00e4higkeit\u2014nicht aus der Wahl der kleinsten verf\u00fcgbaren Zahl.<\/p>\n\n\n\n
Quellen der Impedanzvariation<\/h3>\n\n\n\n Produktionsschwankungen k\u00f6nnen entstehen durch:<\/p>\n\n\n\n
\nEndg\u00fcltige Leiterbahnbreite und ge\u00e4tzte Seitenwandform<\/li>\n\n\n\n Kupferplattierungsdicke<\/li>\n\n\n\n Gepresste Dielektrikumdicke<\/li>\n\n\n\n Harzgehalt und Glasstil<\/li>\n\n\n\n Material-Dk-Variation<\/li>\n\n\n\n L\u00f6tstopplackdicke<\/li>\n\n\n\n Lagenregistrierung und Differenzspalt<\/li>\n\n\n\n Lokale Kupferdichte und Laminierungsverhalten<\/li>\n<\/ul>\n\n\n\nDer Hersteller sollte diese Variablen gemeinsam bewerten. Eine enge Kontrolle der Leiterbahnbreite allein kann einen instabilen dielektrischen Aufbau nicht kompensieren.<\/p>\n\n\n\n
Wie wird kontrollierte Impedanz getestet?<\/h2>\n\n\n\n Die gebr\u00e4uchlichste Produktionsverifikationsmethode ist die Zeitbereichsreflektometrie. TDR sendet einen schnellen elektrischen Schritt in eine \u00dcbertragungsleitung und misst die Reflexionen. Die Wellenform zeigt die charakteristische Impedanz der Leitung und \u00c4nderungen entlang ihrer L\u00e4nge.<\/p>\n\n\n\n
TDR-Testcoupons<\/h3>\n\n\n\n Hersteller testen \u00fcblicherweise dedizierte Impedanz-Coupons, die auf dem Produktionspanel platziert sind. Ein repr\u00e4sentativer Coupon verwendet dieselbe kontrollierte Lage, Referenzebene, dielektrischen Aufbau, Kupferprozess, Leitungsgeometrie und L\u00f6tstopplackbedingung wie die Platine.<\/p>\n\n\n\n
IPC-TM-650 Methode 2.5.5.7 behandelt die Messung der charakteristischen Impedanz von \u00dcbertragungsleitungen gedruckter Platinen mittels TDR. IPC-2141A bietet umfassendere Designrichtlinien f\u00fcr Hochgeschwindigkeits-Leiterplatten mit kontrollierter Impedanz.<\/p>\n\n\n\n
Was ein Impedanztestbericht zeigen sollte<\/h3>\n\n\n\n Ein n\u00fctzlicher Bericht identifiziert:<\/p>\n\n\n\n
\nBestell- oder Losinformationen<\/li>\n\n\n\n Coupon- und Impedanzklasse<\/li>\n\n\n\n Zielimpedanz und Toleranz<\/li>\n\n\n\n Gemessene Impedanz<\/li>\n\n\n\n Bestanden\/Nicht bestanden-Ergebnis<\/li>\n\n\n\n Testger\u00e4t oder Methode<\/li>\n\n\n\n Datum und Bediener- oder Systemaufzeichnung<\/li>\n<\/ul>\n\n\n\nWenn R\u00fcckverfolgbarkeit wichtig ist, geben Sie den erforderlichen Bericht und Probenahmeplan in der Einkaufsdokumentation an, anstatt ihn nach Fertigstellung der Platinen anzufordern.<\/p>\n\n\n\n
Was Coupon-Tests nicht beweisen<\/h3>\n\n\n\n Ein bestandener Coupon best\u00e4tigt, dass die repr\u00e4sentative \u00dcbertragungsleitung die Akzeptanzanforderung erf\u00fcllt hat. Er beweist nicht, dass jeder Steckverbinder-\u00dcbergang, Komponenten-Pad, Via-\u00dcbergang, Neck-Down oder assemblierte Kanal sein vollst\u00e4ndiges Signalintegrit\u00e4tsbudget erf\u00fcllt.<\/p>\n\n\n\n
Verwenden Sie Coupon-Tests zur Fertigungskontrolle. Verwenden Sie Simulation, VNA- oder TDR-Charakterisierung des tats\u00e4chlichen Pfads, Augendiagrammtests und funktionale Konformit\u00e4tstests, wenn der vollst\u00e4ndige Kanal validiert werden muss.<\/p>\n\n\n\n
Kontrolliertes Dielektrikum vs. kontrollierte Impedanz<\/h2>\n\n\n\n Diese Begriffe sind verwandt, aber nicht identisch.<\/p>\n\n\n\n
\nKontrolliertes Dielektrikum<\/strong> bedeutet, dass der Hersteller spezifizierte Material- und Dielektrikumdickenparameter einh\u00e4lt. Der Designer kann eine feste Leiterbahngeometrie vorgeben und die Verantwortung f\u00fcr die vorhergesagte Impedanz \u00fcbernehmen.<\/li>\n\n\n\nKontrollierte Impedanz<\/strong> bedeutet, dass die fertige \u00dcbertragungsleitungsstruktur eine Zielimpedanz und Toleranz erf\u00fcllen muss, normalerweise unterst\u00fctzt durch technische \u00dcberpr\u00fcfung und Messung.<\/li>\n<\/ul>\n\n\n\nKontrolliertes Dielektrikum kann f\u00fcr etablierte Designs mit validierter Geometrie und gesperrtem Materialsystem geeignet sein. Kontrollierte Impedanz bietet direktere Akzeptanzkriterien, wenn das elektrische Ergebnis Priorit\u00e4t hat. Best\u00e4tigen Sie, wie Ihr Hersteller jeden Service definiert und dokumentiert.<\/p>\n\n\n\n
H\u00e4ufige Fehler bei Leiterplatten mit kontrollierter Impedanz<\/h2>\n\n\n\nFehler<\/th> Warum er Probleme verursacht<\/th> Besserer Ansatz<\/th><\/tr> Layout-Start vor Stackup-Freigabe<\/td> Die endg\u00fcltige Dielektrikum-Dicke kann unbrauchbare Leiterbahnbreiten oder Abst\u00e4nde erzwingen.<\/td> Zuerst ein fertigbares Stackup best\u00e4tigen.<\/td><\/tr> Nur \u201c50-Ohm-Leiterbahnen\u201d angeben\u201d<\/td> Der Hersteller kann Layer, Referenzen, Toleranz oder Maskenzustand nicht identifizieren.<\/td> Eine vollst\u00e4ndige Impedanztabelle bereitstellen.<\/td><\/tr> Eine Breite auf jedem Layer als 50 Ohm behandeln<\/td> Jeder Layer hat einen unterschiedlichen Ebenenabstand und eine unterschiedliche Feldgeometrie.<\/td> Jeden Layer und jede Struktur separat berechnen.<\/td><\/tr> Ein generisches FR-4-Dk verwenden<\/td> Die tats\u00e4chliche Laminatkonstruktion kann wesentlich abweichen.<\/td> Ein vereinbartes Design-Dk und eine Materialkonstruktion verwenden.<\/td><\/tr> Routing \u00fcber Ebenenteilungen<\/td> R\u00fcckwegumleitungen erzeugen Diskontinuit\u00e4t und EMI-Risiko.<\/td> \u00dcber eine durchgehende Referenzebene routen.<\/td><\/tr> L\u00f6tstoppmaske ignorieren<\/td> Berechnungen f\u00fcr Oberfl\u00e4chenleiterbahnen stimmen nicht mehr mit der Produktion \u00fcberein.<\/td> Den beschichteten oder unbeschichteten Zustand korrekt modellieren.<\/td><\/tr> Nicht \u00fcberpr\u00fcfte CAM-Breiten\u00e4nderungen zulassen<\/td> Anpassungen k\u00f6nnen Paarabst\u00e4nde, Freir\u00e4ume oder Ausbruchgrenzen verletzen.<\/td> Anpassungsbefugnis und Genehmigungsgrenzen definieren.<\/td><\/tr> Annehmen, dass ein bestandener Coupon den gesamten Kanal validiert<\/td> Coupons enthalten nicht alle Board-Diskontinuit\u00e4ten.<\/td> Fertigungspr\u00fcfung mit Kanalvalidierung kombinieren.<\/td><\/tr> Eine unn\u00f6tig enge Toleranz anfordern<\/td> Kosten- und Prozessbeschr\u00e4nkungen nehmen ohne Systemnutzen zu.<\/td> Das Interface-Budget und die nachgewiesene F\u00e4higkeit verwenden.<\/td><\/tr><\/tbody><\/table><\/figure>\n\n\n\nWie kontrollierte Impedanz die PCB-Kosten beeinflusst<\/h2>\n\n\n\n Impedanzkontrolle kann die Kosten erh\u00f6hen, aber der Test selbst ist nur ein Faktor. Die gr\u00f6\u00dferen Kostentreiber sind oft die Stackup- und Prozessentscheidungen, die erforderlich sind, um das Ziel zuverl\u00e4ssig zu erreichen.<\/p>\n\n\n\n
M\u00f6gliche Kostensteigerungen umfassen:<\/p>\n\n\n\n
\nMehr Layer f\u00fcr durchgehende Referenzebenen<\/li>\n\n\n\n Spezifische Core- und Prepreg-Konstruktionen<\/li>\n\n\n\n Verlustarmes oder Hochfrequenz-Laminat<\/li>\n\n\n\n Engere Leiterbahnbreiten- und Abstandsf\u00e4higkeit<\/li>\n\n\n\n Engere Impedanztoleranz<\/li>\n\n\n\n TDR-Coupon-Erstellung und Berichterstattung<\/li>\n\n\n\n Back-Drilling, HDI-Vias oder optimierte Hochgeschwindigkeits\u00fcberg\u00e4nge<\/li>\n\n\n\n Zus\u00e4tzliche technische Pr\u00fcfung und Losr\u00fcckverfolgbarkeit<\/li>\n<\/ul>\n\n\n\nKosten k\u00f6nnen oft reduziert werden, ohne die Signalintegrit\u00e4t zu beeintr\u00e4chtigen, indem ein Standard-Hersteller-Stackup verwendet, eine realistische Toleranz gew\u00e4hlt, unn\u00f6tig enge Geometrie vermieden und die Fabrik fr\u00fchzeitig einbezogen wird.<\/p>\n\n\n\n
Checkliste f\u00fcr die Spezifikation von PCBs mit kontrollierter Impedanz<\/h2>\n\n\n\n Bevor Sie ein Angebot anfordern oder Fertigungsdaten freigeben, best\u00e4tigen Sie, dass das Paket Folgendes enth\u00e4lt:<\/p>\n\n\n\n
\nGerber-, ODB++- oder IPC-2581-Fertigungsdaten<\/li>\n\n\n\n NC-Bohr- und Fr\u00e4sdaten<\/li>\n\n\n\n Fertigungszeichnung und Stackup-Zeichnung<\/li>\n\n\n\n Materialfamilie oder zugelassene Alternativen<\/li>\n\n\n\n Fertige Board- und Kupferdicken<\/li>\n\n\n\n Impedanzziel und Toleranz f\u00fcr jede Klasse<\/li>\n\n\n\n Single-Ended- oder Differenzialbezeichnung<\/li>\n\n\n\n Routing- und Referenzlayer<\/li>\n\n\n\n Nenn-Leiterbahnbreite und Differenzspalt, falls festgelegt<\/li>\n\n\n\n L\u00f6tstoppmaskenzustand \u00fcber kontrollierten Leiterbahnen<\/li>\n\n\n\n Erlaubnis und Grenzen f\u00fcr Geometrieanpassungen durch den Hersteller<\/li>\n\n\n\n TDR-Coupon-Anforderung<\/li>\n\n\n\n Testmethode, Bericht und Probenahmeanforderungen<\/li>\n\n\n\n Alle Anforderungen an R\u00fcckbohrung, Via-Stub, Einf\u00fcged\u00e4mpfung oder Oberfl\u00e4chenbeschaffenheit<\/li>\n<\/ul>\n\n\n\nEin genehmigtes Stackup-Dokument sollte eine Revisionskennung erhalten. Wenn sich das Stackup, das Laminat, das Kupfergewicht oder die kontrollierte Geometrie \u00e4ndert, \u00fcberpr\u00fcfen Sie die Impedanz erneut und aktualisieren Sie die Fertigungsfreigabe.<\/p>\n\n\n\n
H\u00e4ufig gestellte Fragen zu Leiterplatten mit kontrollierter Impedanz<\/h2>\n\n\n\nIst die 50-Ohm-Leiterbahnbreite immer gleich?<\/h3>\n\n\n\n Nein. Eine 50-Ohm-Breite h\u00e4ngt von der Lage, der Dielektrikumdicke, dem Dk, der Kupferdicke, der L\u00f6tstoppmaske, den Referenzebenen und benachbartem Kupfer ab. Die korrekte Breite muss f\u00fcr das tats\u00e4chliche Stackup berechnet werden.<\/p>\n\n\n\n
Ben\u00f6tigt ein Differenzpaar zwei 50-Ohm-Leiterbahnen, um 100 Ohm zu erreichen?<\/h3>\n\n\n\n Nicht unbedingt. Wenn die Leiterbahnen elektromagnetisch gekoppelt sind, wird die Differenzimpedanz durch ihren Abstand beeinflusst. Das Paar muss als gekoppelte Struktur gel\u00f6st werden. Zwei isolierte 50-Ohm-Leitungen k\u00f6nnen sich einer Differenzimpedanz von 100 Ohm ann\u00e4hern, aber diese N\u00e4herung ist nicht f\u00fcr jede Geometrie zuverl\u00e4ssig.<\/p>\n\n\n\n
Kann eine zweiseitige Leiterplatte eine kontrollierte Impedanz haben?<\/h3>\n\n\n\n Ja, wenn eine Lage eine geeignete durchgehende Referenz bereitstellt und die erforderliche Geometrie fertigbar ist. Jedoch kann der gro\u00dfe Dielektrikumabstand einer typischen 1,6 mm zweiseitigen Leiterplatte f\u00fcr einige Zielwerte eine unpraktisch breite Leiterbahn erfordern. Eine d\u00fcnnere Leiterplatte oder ein Multilayer-Stackup kann eine bessere Geometrie und R\u00fcckwegkontrolle bieten.<\/p>\n\n\n\n
Kann ich die Leiterplattenimpedanz mit einem Multimeter messen?<\/h3>\n\n\n\n Nein. Ein Multimeter misst niederfrequenten oder Gleichstromwiderstand, nicht die charakteristische Impedanz einer \u00dcbertragungsleitung. Die Produktionsimpedanz wird \u00fcblicherweise mit TDR-Ger\u00e4ten gemessen.<\/p>\n\n\n\n
Ist ein Online-Leiterplattenimpedanzrechner genau genug?<\/h3>\n\n\n\n Er ist n\u00fctzlich f\u00fcr eine erste Sch\u00e4tzung, wenn sein Modell zur \u00dcbertragungsleitungsstruktur passt. Endg\u00fcltige Werte sollten von einem geeigneten Feldsolver unter Verwendung des realen Stackups stammen und gegen die Material- und Prozessdaten des Herstellers gepr\u00fcft werden.<\/p>\n\n\n\n
\u00c4ndert die L\u00f6tstoppmaske die Impedanz von Leiterbahnen?<\/h3>\n\n\n\n Ja. L\u00f6tstoppmaske f\u00fcgt Dielektrikum um eine oberfl\u00e4chliche Leiterbahn hinzu und senkt deren Impedanz im Allgemeinen leicht. Beziehen Sie sie in das Modell ein, wenn die fertige Leiterplatte die kontrollierte Leiterbahn abdeckt.<\/p>\n\n\n\n
Sollte dem Leiterplattenhersteller erlaubt werden, die Leiterbahnbreite zu \u00e4ndern?<\/h3>\n\n\n\n Oft ja, innerhalb vereinbarter Grenzen. Der Hersteller muss m\u00f6glicherweise \u00c4tzung, Plattierung und gepresste Dielektrikumdicke kompensieren. Machen Sie die Zielimpedanz und kritische Abst\u00e4nde verbindlich und definieren Sie, wann eine vorgeschlagene Anpassung die Genehmigung des Designers erfordert.<\/p>\n\n\n\n
Ben\u00f6tigt jede Leiterplatte mit kontrollierter Impedanz eine TDR-Pr\u00fcfung?<\/h3>\n\n\n\n Nicht jede Anwendung oder jeder Beschaffungsplan erfordert sie, aber die Messung liefert objektive Nachweise, dass die repr\u00e4sentative Produktionsstruktur die spezifizierte Toleranz eingehalten hat. F\u00fcr kritische Hochgeschwindigkeits-, HF-, regulierte oder wiederkehrende Produktionsdesigns ist die Anforderung von Coupons und einem Bericht \u00fcblicherweise ratsam.<\/p>\n\n\n\n
Fazit: Betrachten Sie Impedanz als eine Anforderung vom Design bis zur Fertigung<\/h2>\n\n\n\n Zuverl\u00e4ssiges Design von Leiterplatten mit kontrollierter Impedanz ist ein koordinierter Prozess. Die elektrische Spezifikation legt das Ziel fest. Das Stackup schafft eine fertigbare \u00dcbertragungsleitungsstruktur. Das Layout bewahrt Geometrie und R\u00fcckwege. Die Fertigungstechnik kompensiert reales Prozessverhalten. Die TDR-Pr\u00fcfung verifiziert dann, dass die repr\u00e4sentative Produktionsstruktur die vereinbarte Toleranz einh\u00e4lt.<\/p>\n\n\n\n
Die wirksamste Ma\u00dfnahme ist auch die fr\u00fcheste: Beziehen Sie Ihren Leiterplattenhersteller ein, bevor Sie kritische Netze routen. Teilen Sie die Zielimpedanzen, Toleranzen, Lagenzuordnungen, Materialanforderungen und die erwartete Datenrate mit. Ein genehmigtes Stackup zu Beginn reduziert sp\u00e4te Layout\u00e4nderungen, Angebotsunsicherheit und Signalintegrit\u00e4tsrisiken.<\/p>\n\n\n\n
Wenn Sie eine Leiterplatte mit kontrollierter Impedanz f\u00fcr ein Angebot vorbereiten, senden Sie LEADHUI PCB Ihre Fertigungsdaten, ein vorl\u00e4ufiges Stackup, eine Impedanztabelle, Materialanforderungen, die Menge und Testerwartungen f\u00fcr eine technische Pr\u00fcfung.<\/p>","protected":false},"excerpt":{"rendered":"
A high-speed interface can be routed neatly, pass a design-rule check, and still fail in the lab. The cause is often not the logical connection but the electrical path: the trace, dielectric, reference plane, vias, pads, and connectors do not present a consistent impedance to the signal. Controlled impedance PCB design prevents this problem by […]<\/p>\n","protected":false},"author":1,"featured_media":0,"comment_status":"closed","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"_seopress_titles_title":"","_seopress_titles_desc":"Learn how controlled impedance PCBs work, what affects trace impedance, and how to specify stackups, tolerances, and TDR tests for reliable high-speed boards.","_seopress_robots_index":"","_seopress_robots_follow":"","_seopress_robots_imageindex":"","_seopress_robots_snippet":"","_seopress_robots_primary_cat":"","_seopress_robots_breadcrumbs":"","_seopress_robots_freeze_modified_date":"","_seopress_robots_custom_modified_date":"","_seopress_robots_canonical":"","_seopress_social_fb_title":"","_seopress_social_fb_desc":"","_seopress_social_fb_img":"","_seopress_social_fb_img_attachment_id":0,"_seopress_social_fb_img_width":0,"_seopress_social_fb_img_height":0,"_seopress_social_twitter_title":"","_seopress_social_twitter_desc":"","_seopress_social_twitter_img":"","_seopress_social_twitter_img_attachment_id":0,"_seopress_social_twitter_img_width":0,"_seopress_social_twitter_img_height":0,"_seopress_redirections_value":"","_seopress_redirections_enabled":"","_seopress_redirections_enabled_regex":"","_seopress_redirections_logged_status":"","_seopress_redirections_param":"","_seopress_redirections_type":0,"_seopress_analysis_target_kw":"","_seopress_news_disabled":"","_seopress_video_disabled":"","_seopress_video":[],"_seopress_pro_schemas_manual":[],"_seopress_pro_rich_snippets_disable_all":"","_seopress_pro_rich_snippets_disable":[],"_seopress_pro_schemas":[],"footnotes":""},"categories":[2],"tags":[],"class_list":["post-23521","post","type-post","status-publish","format-standard","hentry","category-pcb-design"],"acf":[],"meta_box":[],"_links":{"self":[{"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/posts\/23521","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/comments?post=23521"}],"version-history":[{"count":0,"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/posts\/23521\/revisions"}],"wp:attachment":[{"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/media?parent=23521"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/categories?post=23521"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/lead-pcb.com\/de\/wp-json\/wp\/v2\/tags?post=23521"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}