HDI-Leiterplatte: Stackups, Microvia-Designregeln und was die Mehrkosten tatsächlich bringen

Wenn ein BGA mit 0,4 mm Ball-Pitch auf Ihrem Board-Layout landet, stößt das Standard-PCB-Routing an eine physische Wand. Dogbone-Fanouts mit herkömmlichen mechanisch gebohrten Vias von 0,2 mm (8 mil) können physisch nicht zwischen den Balls routen, ohne Abstandsregeln zu verletzen oder Referenzebenen zu durchtrennen. Bei dieser exakten Geometrie wird die herkömmliche Durchkontaktierungs-Leiterplattenfertigung nicht mehr praktikabel.

Sie werden in die High-Density-Interconnect-Technologie (HDI) gedrängt. Dennoch behandeln die meisten Ressourcen HDI lediglich als “kleinere Leiterbahnen und Pads” und verschleiern dabei die kritischen technischen Realitäten: HDI ist ein vollständig anderer sequenzieller Fertigungsprozess, und Ihre Schichtarchitektur bestimmt Ihre Kosten und Ihren Liefertermin weit mehr als Ihre Schichtanzahl.

Was ist eine HDI-Leiterplatte?

Branchendiskussionen definieren HDI oft über die Bauteildichte oder nominale Leiterbahnbreiten, aber Hersteller definieren HDI über den Prozess. Eine Leiterplatte wird zur HDI-Platine, wenn sie sequenzielle Aufbau-Lamination, lasergedrillte Blind- oder Buried-Mikrovias und spezialisierte Metallisierungsprozesse erfordert – anstelle des standardmäßigen einstufigen Durchkontaktierungsbohrens.

Der Normenrahmen

• IPC-2226 (Bereichsdesign-Norm für HDI-Leiterplatten): Legt die grundlegenden Definitionen für HDI-Architekturen fest und unterteilt Designs basierend auf Interconnect-Komplexität, Dielektrikumsstrukturen und Durchkontaktierungsintegration in Typ I bis Typ VI.
• IPC-T-50 (Begriffe und Definitionen): Klassifiziert ein Mikrovia als ein Blind-Via mit einem Lochdurchmesser von 150 µm (ca. 6 mil) oder weniger, das auf oder innerhalb einer definierten Ziel-Pad-Schicht endet.
• IPC-6016: Spezifiziert die Qualifikations- und Leistungsanforderungen für High-Density-Interconnect-Schichten und -Platinen.
• IPC-6012 und IPC-4101: Regeln die starren Leistungsspezifikationen und die Materialeigenschaften des Basislaminats (thermische Ausdehnung, Glasübergangstemperatur und Zersetzungskennwerte).

Laser-Mikrovias vs. mechanisch gebohrte Vias

Mechanische Bohrer erreichen unterhalb von 0,15 mm (6 mil) ihre physikalischen Grenzen: Bohrer brechen häufig, es kommt zu Verlaufen aufgrund der Glasgewebe-Ablenkung, und die Aspektverhältnisse überschreiten schnell zuverlässige Beschichtungsschwellen.

Laser-Mikrovias hingegen werden durch optische Ablation geformt, um Ziel-Pads auf benachbarten Schichten zu treffen. Da das Laserbohren das Dielektrikum bis zum Kupfer-Zielpad entfernt, ohne tiefer in den Kern einzudringen, werden Routing-Kanäle auf jeder darunterliegenden Schicht freigegeben. Folglich, wird Via-in-Pad Plated Over (VIPPO) vom teuren Design-Luxus zur Standard-Montageanforderung, wodurch Signal-Stubs eliminiert und Boardfläche unter feinpitchigen Bauteilen eingespart wird.

HDI vs. Standard-Leiterplatte: Wann sich die Mehrkosten tatsächlich auszahlen

HDI zahlt sich aus, wenn Routing-Escape oder Pin-Dichte – nicht allein die Schichtanzahl – die bindende Einschränkung darstellen. Wenn eine Standard-Durchkontaktierungsplatine mit 0,15 mm (6 mil) Leiterbahnbreite/-abstand Ihre Netzlisterstellung durch einfaches Hinzufügen von zwei inneren Signalebenen bewältigen kann, ist die konventionelle Fertigung fast immer günstiger und schneller.

Die wirtschaftliche Entscheidungsmatrix

HDI liefert nur dann eine Netto-Kostenreduzierung, wenn die Technologiedichte systembezogene Kosten ausgleicht:

• Reduzierung der Schichtanzahl: Der Ersatz einer komplexen 16-lagigen Durchkontaktierungsplatine durch ein 10-lagiges 1+N+1-HDI-Stackup kann eine Netto-Kostenparität erzielen und bietet gleichzeitig überlegene Signalintegrität.
• Gehäuse-Miniaturisierung: Der Wechsel zu HDI verkleinert die Boardfläche oft um 30% bis 50%, was kleinere Gehäuse ermöglicht oder internen Platz für größere Batterien freigibt.
• Board-Konsolidierung: Hohe Verdrahtungsdichte ermöglicht es, mehrteilige Baugruppen (wie eine Trägerplatine plus ein Rechenmodul) auf einem einzigen starren Substrat zusammenzufassen.

Wann HDI NICHT verwendet werden sollte

HDI nicht spezifizieren, wenn:

1. Der kleinste Bauteilabstand auf der Platine ≥ 0,65 mm beträgt.
2. Das Routing-Escape kann mit Standard-0,127-mm-(5-mil-)Leiterbahnen und mechanisch gebohrten 0,2-mm-Durchkontaktierungen ohne schwerwiegende Routing-Engpässe abgeschlossen werden.
3. Ihr Produkt extreme Kupfergewichte (≥ 2 oz) auf äußeren Aufbauschichten erfordert, die mit Mikrovia-Laserbohren und Feinstleiterätzen kollidieren.

HDI-Aufbaustrukturen: 1+N+1, 2+N+2, 3+N+3 und ELIC

Die Kernnomenklatur von HDI verwendet das Format i+N+i, wobei:

• N den Basiskern darstellt (einen Standard-Mehrlagenkern, laminiert und ausgehärtet mit Durchkontaktierungen oder vergrabenen Vias).
• i die Anzahl der sequenziellen Aufbauschichten darstellt, die nacheinander auf Ober- und Unterseite des Kerns laminiert werden.

Jede Erhöhung von i fügt einen zusätzlichen Laminierzyklus in einer Vakuumpresse hinzu, der mechanische Bohrzyklen, Laserbohrprozesse, Oberflächenvorbereitung und Galvanisierung erfordert. Laminierzyklen – nicht die Gesamtzahl der Lagen – treiben Kosten, Ausbeuteverlust und Produktionsvorlaufzeiten.

Die Architekturstufen

1+N+1-Architektur

Der Basis-Einstiegspunkt für HDI. Ein ausgehärteter Kern (N Lagen) wird auf beiden Seiten von einer äußeren Dielektrikums- und Folienlage begrenzt. Mikrovias verlaufen von Lage 1 zu Lage 2 und von Lage n zu Lage n-1. Der Kern kann mechanisch gebohrte vergrabene Vias enthalten, die Lage 2 mit Lage n-1 verbinden. Dies erfordert einen sequenziellen Laminierzyklus über die Kernpresse hinaus.

2+N+2- und 3+N+3-Architekturen

Wird verwendet, wenn BGAs mit hoher Pinzahl mehrere Escape-Reihen erfordern. Erfordert zwei oder drei separate sequenzielle Aufbauschritte. Mikrovias können sein:

• Versetzt: Strukturell robust, wobei das Mikrovia auf L1–L2 nicht vertikal mit dem Via auf L2–L3 ausgerichtet ist.
• Gestapelt: Vias werden direkt übereinander platziert. Gestapelte Vias erfordern eine massive Kupfer-Galvanofüllung des darunterliegenden Mikrovias, um Harzeinschlüsse und Verbindungsversagen zu verhindern, was zusätzliche Fertigungsschritte und Kosten verursacht.

Jede Schicht Verbindung (ELIC)

Bei ELIC gibt es keinen konventionellen dicken Kern. Jede Dielektrikumsschicht wird mit Mikrovias gebohrt und mit massivem galvanischem Kupfer gefüllt, sodass Leiterbahnen und Vias frei auf jeder Ebene im gesamten Aufbau platziert werden können. ELIC ist der Standard in High-End-Smartphones und Hochleistungs-Rechenbeschleunigern, erfordert jedoch strenge Design-Disziplin und liefert niedrigere anfängliche Fertigungsausbeuten..

First-Pass-DFM-Ausbeute nach Architektur (%)

Mikrovia-Designregeln, die die DFM-Prüfung überstehen

Die meisten CAM-Holds und Platinen-Neuauflagen in HDI-Projekten resultieren aus Mikrovia-Geometrieproblemen und nicht aus Leiterbahnbreitenverletzungen..

Seitenverhältnis (Tiefe-zu-Durchmesser)

Die primäre Einschränkung der Laser-Mikrovia-Fertigung ist das Seitenverhältnis:

Seitenverhältnis = Dielektrikumsdicke (H) / Bohrdurchmesser (D)

Gemäß IPC-6016 und Standard-Fähigkeitstabellen beträgt das maximal zuverlässige Seitenverhältnis für ein Laser-Mikrovia 0.75:1, mit einem optimalen Produktionsziel von 0.60:1 bis 0.70:1. Wenn Ihre Dielektrikumsdicke 75 μm beträgt, darf der Laserbohrdurchmesser nicht kleiner als 100 μm sein (0.75:1 Verhältnis). Das Überschreiten dieses Limits verursacht Flüssigkeitsstagnation in den Galvanikchemikalien, was zu dünnem, unzuverlässigem Fasskupfer und Hohlräumen während der elektrolytischen Füllung führt.

Laserbohrphysik: CO₂ vs. UV

• CO₂ -Laser (Infrarot, ～ 9,4 – 10,6 μm): Hocheffizient beim Abtragen organischer Dielektrika und Harzmatrizen, reflektieren jedoch natürlicherweise Kupfer. Erfordert ein geätztes Kupferfenster (Konformmaske) oder speziell oberflächenbehandelte Kupferfolien. Lochgrößen sind allgemein auf ≥ 75 μm begrenzt.
• UV-Laser (355 nm): Schneidet sowohl Kupferfolie als auch Dielektrikum durch photochemische Ablation. Liefert sauberere Lochwandprofile bis zu 50 μm, weist jedoch langsamere Zykluszeiten auf.

Capture-Pads und Annular Rings

Laserbohrausrüstung gewährleistet hohe Strahlgenauigkeit, aber interne Lagenausdehnung und -schrumpfung über Laminierungszyklen hinweg führt zu Registrierungstoleranz-Herausforderungen..

• Ziel-Capture-Pad-Durchmesser: Bohrdurchmesser + 0,15 mm (6 mil) mindestens.
• Mindest-Annular-Ring: Einen Mindest-Annular-Ring von 0,05 mm (2 mil) auf internen Pads einhalten, um Durchbrüche bei Lagenverschiebung zu vermeiden.

Via-Fülloptionen

• Galvanische Kupferabscheidung (Vollfüllung): Zwingend erforderlich für gestapelte Vias und Via-in-Pad-Plated-Over-Strukturen (VIPPO). Eliminiert Lufteinschlüsse und bietet planare Oberflächen für die Bauteilmontage.
• Leitfähige / nichtleitende Pastenfüllung: Hauptsächlich für mechanisch gebohrte Buried Vias im Kern vor der Aufbau-Laminierung reserviert. Nichtleitende Paste wird gegenüber leitfähiger Paste bevorzugt, da ihr Wärmeausdehnungskoeffizient (CTE) näher an dem umgebenden Laminatharz liegt, wodurch das Risiko von Barrel-Trennungen reduziert wird.

Feine Leiterbahnen, mSAP und der BGA-Pitch, der Sie in die Enge treibt

Ihre Bauteilauswahl – insbesondere der minimale BGA-Ball-Pitch – bestimmt, ob Sie Standard-PCB, Basis-HDI oder fortschrittliche Semi-Additive-Verarbeitung benötigen.

BGA-Pitch-Breakout-Faustregeln

Die Grenze des subtraktiven Ätzens

Die traditionelle PCB-Fertigung basiert auf subtraktivem chemischem Ätzen: Ein Laminat mit durchgehender Kupferfolie wird mit Ätzresist maskiert, und ungeschütztes Kupfer wird aufgelöst.

Da isotrope chemische Ätzmittel Kupfer sowohl horizontal als auch vertikal auflösen, entwickeln Leiterbahnen eine nach innen gerichtete Ätzverjüngung (trapezförmiges Profil). Wenn Leiterbahnbreiten unter 65 μm (2,5 mil) fallen, untergräbt die Ätzung die Leiterbahnhaltung und verursacht unzulässige Impedanzschwankungen.

Modifizierter Semi-Additiver Prozess (mSAP)

Um die Einschränkungen des subtraktiven Ätzens zu überwinden, setzen Hersteller mSAP:

1. Beginnen Sie mit einer ultradünnen Kupfer-Keimschicht (typischerweise 2 bis 3 µm) auf dem Dielektrikum-Laminat.
2. Tragen Sie negativen Trockenfilm-Photoresist auf und belichten Sie das Routing-Muster.
3. Galvanisieren Sie Kupfer in die Gräben, um Leiterbahnen mit nahezu vertikalen Seitenwänden zu bilden.
4. Entfernen Sie den Resist und flash-ätzen Sie die mikro-dünne Keimschicht chemisch.

Da das finale Flash-Ätzen nur 2 µm Keimmaterial entfernt und nicht eine volle 18-µm-Folie, ist der horizontale Unterätzung vernachlässigbar. Dies ermöglicht gleichmäßige Leiterbahn- und Abstandsgeometrien bis zu 30 μm (ca. 1,2 mil). Dieser Prozess bildet die Grundlage für Substrat-ähnliche PCBs (SLP), die Standard-HDI-Leiterplatten und integrierte Schaltkreis- (IC-) Verpackungssubstrate überbrücken.

Materialien und sequentielle Laminierung: Was die Durchlaufzeit wirklich bestimmt

Ingenieure führen Prototypenverzögerungen oft auf Rückstände in der Leiterplattenfertigung zurück. In Wirklichkeit skalieren HDI-Durchlaufzeiten direkt mit den physischen Schritten der sequentiellen Laminierung.

Durchlaufzeit-Multiplikator nach Laminierungszyklen

Jeder Laminierungszyklus erfordert:

1. Innenlagen-Belichtung, Ätzen und automatisierte optische Inspektion (AOI).
2. Chemische Oberflächenvorbehandlung (Oxid-Alternative) zur Förderung der Haftung.
3. Hochtemperatur-, Hochdruck-Vakuumpresshärtung (typischerweise 4–6 Stunden einschließlich Aufheiz- und Abkühlphase).
4. Laserbohren von Mikrovias.
5. Desmear und chemische Reinigung zur Beseitigung von Ablationsrückständen an Mikrovia-Böden.
6. Chemische Kupferkeimbildung und galvanische Kupfer-Flash-/Füllabscheidung.
7. Oberflächenplanarisierung zur Entfernung von überplattierten Kupferknoten vor der anschließenden Belichtung.

Multiplizieren Sie diese Schleife dreimal für ein 2+N+2-Stapeldesign, und die Warteschlangenzeit-Kumulierung verwandelt eine Standard-5-Tage-Schnellfertigung in eine Produktionslaufzeit von 15 bis 20 Tagen.

Materialüberlegungen

• Dünne Dielektrika & Glasstile: Dielektrika in HDI-Lagen haben typischerweise eine Dicke von 40 μm bis 100 μm. Glasgewebe-Bindungsarten wie 106, 1080 und 1078 verwenden gespreizte Glasgarne, um Lücken im Gewebe zu eliminieren. Dies vermeidet “Laserablenkungen” (bei denen ein Laserstrahl beim Übergang zwischen Harz und Glasgarnbündeln wandert) und gewährleistet eine konsistente Mikrovia-Lochgeometrie.
• Thermische Leistung: Da eine HDI-Leiterplatte mehrere Hochtemperatur-Laminierungszyklen und Montage-Reflow-Durchläufe durchläuft, versagt Standard-FR-4 schnell. HDI erfordert Materialien mit einer hohen Glasübergangstemperatur (T_g ≥ 170 °C) und hohe Zersetzungstemperatur (T_d ≥ 340℃), um Delamination zu widerstehen.
• Niedrigprofil-Folien: Feinstlinien-HDI-Designs profitieren von Sehr niedrigem Profil (VLP) - oder Umgekehrten behandelten Folien (RTF). Hochraue Standardfolien (wie Standard-HTE) ragen in dünne Dielektrika hinein, erhöhen die Einfügungsdämpfung bei Multi-Gigabit-Geschwindigkeiten und erhöhen die Risiken von leitfähigen anodischen Filamenten (CAF).

HDI-Zuverlässigkeit: Die Ausfallmodi, um die herum man designen sollte

Einzelne Mikrovias zeigen eine starke Beständigkeit gegen thermische Dehnungsbelastung. Da ihre Tiefe gering ist (H ≤ 100 μm), ist die gesamte z-Achsen-Wärmeausdehnung im Mikrovia-Zylinder im Vergleich zu einem 1,6-mm-Durchgangsloch-Zylinder minimal.

Mehrfachlaminierung bei HDI führt jedoch zu unterschiedlichen Grenzflächen-Ausfallmodi.

Primäre Mikrovia-Grenzflächen-Schwachstelle

Trennung der Grenzfläche bei gestapelten Mikrovias

Der primäre Mikrovia-Ausfallmodus tritt an der Verbindungsstelle auf, wo die Basis eines gestapelten Mikrovias auf das Zielland des darunterliegenden Mikrovias trifft. Während bleifreiem Reflow (260℃) üben nicht übereinstimmende Ausdehnungsraten zwischen dem Laminatharz und dem Kupferzylinder Scher- und Zugspannungen auf die Grenzfläche aus. Schwache chemische Haftung, Mikrohohlräume oder Rückstände führen dazu, dass sich das Mikrovia vom Pad löst, was intermittierende Unterbrechungen verursacht, die bei Labortests bekanntermaßen schwer zu isolieren sind.

Minderung: Verwenden Sie versetzte Mikrovias anstelle von gestapelten Mikrovias, wann immer die Layoutdichte es erlaubt. Das Versetzen verschiebt die Spannungsachsen und ermöglicht es dem umgebenden Dielektrikum, Dehnung zu absorbieren, ohne Scherlasten direkt auf eine darunterliegende Grenzfläche zu fokussieren.

Leitfähiges anodisches Filament (CAF)

In dünnen HDI-Dielektrika (<100 μm) erzeugen hohe Spannungsgradienten zwischen benachbarten Strom- und Masse-Netzen starke elektrostatische Felder. Feuchtigkeit in Kombination mit Spuren chemischer Rückstände erzeugt einen elektrochemischen Pfad entlang von Glasfasern, wodurch Kupferfilamente unter der Oberfläche Brücken über Spalte bilden und harte Kurzschlüsse auslösen.

Minderung: Spezifizieren Sie CAF-beständige Harzformulierungen und fordern Sie minimale Bohrungs-zu-Bohrungs-Kantenabstände von mindestens 0,25 mm für innere Lagen.

Pad-Cratering

Große, steife BGA-Lötverbindungen üben thermisch-mechanische Biegebelastungen direkt auf HDI-Oberflächenpads aus. Da das äußere Aufbau-Dielektrikum dünn und oft nicht durch schweres Glasgewebe verstärkt ist, kann mechanische Dehnung das Harz unter dem Pad scheren und das Kupferpad sauber aus dem Laminat reißen.

Minderung: Verwenden Sie NSMD-Pads (Non-Solder Mask Defined) mit ausgewogenem Filet-Routing und vermeiden Sie überdimensionierte Lötkugeln auf ungestützten dünnen Aufbauschichten.

So spezifizieren Sie ein HDI-Board für ein Angebot: DFM-Übergabe-Checkliste

Die Einreichung eines HDI-Pakets ohne vorherige Abstimmung mit dem Hersteller ist eine Hauptursache für Prototypenstopps und teure Neudesigns. Beziehen Sie das CAM-Team Ihres Herstellers ein, bevor Sie das Layout abschließen.

Die DFM-Paket-Liefergegenstände

1. Explizite Stackup-Zeichnung: Geben Sie nicht nur Nennwerte an. Dokumentieren Sie Kerndicke, Prepreg-Stile (z. B. 1080), Kupferfolien-Basisgewichte und angestrebte ausgehärtete Dielektrikumshöhen.
2. Umfassende Bohrmatrix: Trennen Sie jede Bohrlage explizit. Stellen Sie separate Dateien für mechanische Durchkontaktierungen, mechanische vergrabene Kerne und einzelne Laser-Mikrovia-Spannen (z. B. L1–L2, L2–L3, L(n)–L(n-1)) bereit.
3. Galvanik- und Via-Fülltabelle: Geben Sie explizit an, welche Via-Spannen IPC-4761 Typ VII (VIPPO / massiver Kupferfüllung) im Vergleich zu Standard-Paste-Füllungen erhalten.
4. Impedanzbeschränkungen mit Dielektrikumszielen: Definieren Sie Ziellinienbreiten zusammen mit ihren festgelegten Referenzebenen und beachten Sie, dass äußere feine Leiterbahnen Seed-Ätz-Zugaben unterliegen.
5. IPC-Klassenspezifikation: Geben Sie an, ob die Produktqualifizierung IPC-6012/6016 Klasse 2 (allgemein kommerziell) oder Klasse 3 (hochzuverlässige Luft- und Raumfahrt/Medizin) erfordert.

Herstellerabstimmung: 5 Fragen vor dem Routing

Fragen Sie Ihren Hersteller diese fünf Fragen, bevor Sie Ihr Board routen:

1. Was ist Ihr Standard-Produktionslimit für das Mikrovia-Seitenverhältnis und unterstützen Sie Laserbohren durch mehrlagige Prepregs?
2. Verlangen Sie, dass gestapelte Mikrovias bei Lagenübergängen versetzt werden, oder ist massives Kupferfüllen für vollständige vertikale Stapel zertifiziert?
3. Was ist Ihre Standard-Ätzkompensation für feine Linien unter 75 µm auf äußeren Aufbauschichten?
4. Haben Sie qualifizierte hoch-Tg-, CAF-beständige Laminate für diesen vorgeschlagenen Stackup auf Lager, oder muss das Material speziell beschafft werden?
5. Was sind Ihre tatsächlichen Lage-zu-Lage-Registrierungstoleranzen für sequenzielle Aufbau-Durchgänge?

Die Abstimmung Ihrer Designentscheidungen mit diesen Fertigungsbeschränkungen verwandelt HDI von einem riskanten, teuren Hindernis in ein zuverlässiges Werkzeug für hochdichtes elektronisches Design.

Ein HDI-PCB ist ein technischer Kompromiss: Sie akzeptieren sequenzielle Laminierungsschritte, Mikrovia-Geometriebeschränkungen und höhere Verarbeitungskosten, um Komponenten mit engem Ball-Pitch zu routen, die Standard-Durchgangslochprozesse nicht bewältigen können.

Halten Sie Ihren Stackup bei 1+N+1, bis die Pin-Escape-Dichte einen Wechsel zu 2+N+2 erzwingt. Versetzen Sie Mikrovias, wo immer praktikabel, um Grenzflächenspannungen zu vermeiden, halten Sie Seitenverhältnisse unter 0.75:1, und legen Sie Ihren Fab-Stackup fest, bevor Sie eine einzige Leiterbahn routen.